「もうけ n」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

For example, an n^--type semiconductor layer 2 is formed on an n^++ type semiconductor substrate 1, and a p^+ type diffusion area 3 is formed on the front surface of it to form a pn junction.例文帳に追加

たとえばｎ^＋＋形半導体基板１上にｎ^−形半導体層２が設けられ、その表面にｐ^＋形拡散領域３が設けられて、ｐｎ接合が形成されている。 - 特許庁

A semiconductor device 10 comprises a p-type semiconductor substrate 1, an n-type drift region 3 provided in the p-type semiconductor substrate 1, and a p-type body region 4 provided in the n-type drift region 3.例文帳に追加

半導体装置１０は、ｐ型半導体基板１、ｐ型半導体基板１内に設けられたｎ型ドリフト領域３、及びｎ型ドリフト領域３内に設けられたｐ型ボディ領域４を含む。 - 特許庁

A source electrode 9 is electrically connected to the n-type silicon carbide source layer 5 and to the p-type silicon carbide base layer 3, and the drain electrode 10 is provided on the rear surface of the n-type silicon carbide substrate 1.例文帳に追加

ソース電極９は、ｎ型炭化珪素ソース層５、および、ｐ型炭化珪素ベース層３に電気的に接続して設けられ、ドレイン電極１０は、ｎ型炭化珪素基板１裏面に設けられる。 - 特許庁

An input circuit 27 inputs divided voltages of reference voltages V_ref2-V_refn of an A/D converter 22 provided corresponding to blocks B_2-B_n to the A/D converter 22 provided corresponding to a block B_1.例文帳に追加

入力回路２７が、ブロックＢ_2〜Ｂ_nに対応して設けられたＡ／Ｄ変換器２２の基準電圧Ｖ_ref2〜Ｖ_refnの分圧をブロックＢ_1に対応して設けられたＡ／Ｄ変換器２２に対して入力する。 - 特許庁

A p-type electrode 8 is provided on the translucent conductive layer 7 and an n-side electrode 9 is provided while being electrically connected with the n-type layer 3 exposed by etching a part of the semiconductor laminate portion 6.例文帳に追加

透光性導電層６上にはｐ側電極８が設けられ、半導体積層部６の一部をエッチングして露出するｎ形層３に電気的に接続してｎ側電極９が設けられている。 - 特許庁

An n^--type layer 12 is provided, by epitaxial growth, on one principal plane (surface side) of an n^+-type silicon substrate 11, and the other principal plane (reverse side) is in electrical contact with an anode electrode 13.例文帳に追加

ｎ^＋型シリコン基板１１の一主面（表面側）上にｎ^−型層１２がエピタキシャル成長して設けられており、他主面（裏面側）にアノード電極１３が電気的接触して設けられている。 - 特許庁

X electrodes 12 (X_1,..., X_n) on which a high frequency signal is impressed are provided on a panel 10, and matching circuits 13 (M_1,..., M_n) are provided at the edge of them.例文帳に追加

パネル１０には、高周波信号が印加されるＸ電極１２（Ｘ１，…，Ｘｎ）が設けられており、その端部にマッチング回路１３（Ｍ１，…，Ｍｎ）が設けられている。 - 特許庁

A semiconductor capacitance device 600 has a P type semiconductor layer 610, a N type well region 612 provided in the P type semiconductor, and a P type well region 614 provided in the N type well region 612.例文帳に追加

半導体容量装置６００は、Ｐ型半導体層６１０と、Ｐ型半導体層内に設けられたＮ型ウエル領域６１２と、Ｎ型ウエル領域６１２内に設けられたＰ型ウエル領域６１４と、を有する。 - 特許庁

In the temperature detection part 60, a high concentration p-type region 63 is disposed in a p-type region 61 and a high concentration n-type region 62 is disposed by n-type silicon layer 53, and wiring patterns 66A, 66B are connected thereto.例文帳に追加

また、温度検出部６０は、ｐ型領域６１に高濃度ｐ型領域６３を設け、ｎ型のシリコン層５３により高濃度ｎ型領域６２を設け、ここに配線パターン６６Ａ、６６Ｂを接続した。 - 特許庁

A resistive thin film 13 is provided via an oxide film 12 in a trench 11 provided at a part sandwiched between a p-body region 4 and an n-buffer region 7 in a surface layer of an n-drift region 3.例文帳に追加

ｎドリフト領域３の表面層のｐボディ領域４およびｎバッファ領域７に挟まれた部分に設けられたトレンチ１１に、酸化膜１２を介して、抵抗性薄膜１３が設けられている。 - 特許庁

The semiconductor laser device comprises a P-type diffused region 3A provided in an n^--type epitaxial layer 2 of a silicon sub-mount 16, and an n-type diffused region 4A provided in the region 3A.例文帳に追加

シリコンサブマウント１６のＮ^−エピタキシャル層２にＰ型拡散領域３Ａを設け、このＰ型拡散領域３Ａ内にＮ型拡散領域４Ａを設けている。 - 特許庁

A collector layer 1 of a first conductivity-type (n-type) semiconductor is joined to provide a base layer 2 of a second conductivity-type (p-type), and an emitter region 3 of the first conductivity-type (n-type) is provided in the base layer 2.例文帳に追加

第１導電形（ｎ形）半導体からなるコレクタ層１と接合して第２導電形（ｐ形）のベース層２が設けられ、そのベース層２内に第１導電形（ｎ形）のエミッタ領域３が設けられている。 - 特許庁

The top layer of an (n) semiconductor substrate 11 is provided with a trench gate structure and a (p) well area 13, and an (n) cathode area 14 is provided in the well area 13.例文帳に追加

ｎ半導体基板１１の表面層にトレンチゲート構造とｐウェル領域１３を設け、ウェル領域１３内にｎカソード領域１４を設ける。 - 特許庁

The basic buffer circuit 14 contains a P well 21, an N well 22, an Nch transistor MN1 fitted in the P well 21 and a Pch transistor MP1 fitted in the N well 22.例文帳に追加

基本バッファ回路１４は、Ｐウェル２１と、Ｎウェル２２と、Ｐウェル２１の中に設けられたＮｃｈトランジスタＭＮ１と、Ｎウェル２２の中に設けられたＰｃｈトランジスタＭＰ１と、を含む。 - 特許庁

This device is made to have a structure in which an n type reversal part 35 is provided on a part of a surface layer of a p type frame part 30 and a p+ type electric circuit 36 is provided on the n type inversion part 35.例文帳に追加

ｐ型の枠部３０の表層の一部にｎ型の反転部３５を設け、ｎ型の反転部３５にｐ^+型の電路３６を設けた構造とする。 - 特許庁

By using a curved boring machine, a curved downward drilling 28-(n+1) is provided from a facing 25 to the natural ground 23 in non-drilled portion forward, and an injecting material is injected and a reinforcing work 29-(n+1) as a pile body is provided.例文帳に追加

曲がりボーリングマシンにより、切羽２５から前方の未掘削部分の地山２３に、下方に向かって曲線状の曲がり削孔２８−（ｎ＋１）を設け、注入材を注入して杭体である補強工２９−（ｎ＋１）を設ける。 - 特許庁

Then a trench 3 is provided between the high-breakdown-voltage junction edge termination structure portion 36, and an n^+ source layer 6 and an n^+ drain layer 7 of a level shift circuit 34 provided to a portion of the high-potential gate driver circuit 33.例文帳に追加

そして、この高耐圧接合終端構造部３６と、高電位ゲート駆動回路３３の一部に設けられたレベルシフト回路部３４のｎ^+ソース層６とｎ^+ドレイン層７の間と、にトレンチ３が設けられている。 - 特許庁

A p+ injection region 9 is formed in the neighborhood of an n+ drain region 8 of an MOSFET, and an injection gate electrode 16 is formed through an injection gate insulating film 15 from the surface to the surface of an n-drift layer 2.例文帳に追加

ＭＯＳＦＥＴのｎ^＋ ドレイン領域８近傍にｐ^＋ 注入領域９を設けその表面からｎ^− ドリフト層２表面まで注入ゲート絶縁膜１５を介して注入ゲート電極１６を設ける。 - 特許庁

The rotary valve member 71 has an outlet port (n) installed in a forward end face 71a, an inlet port (m) installed in an outer peripheral surface 71b, and a passage hole 72 communicating the outlet port (n) with the inlet port (m).例文帳に追加

回転バルブ部材７１は、先端面７１ａに設けられた出口ポートｎと、外周面７１ｂに設けられた入口ポートｍと、出口ポートｎと入口ポートｍとを連通させる流路穴７２とを有する。 - 特許庁

In a vertical MOSFET composed of a cell portion and a termination portion, a super-junction structure in which an n pillar layer 3 and a p pillar layer 4 are provided in the cell portion and n pillar layers 21 and p pillar layers 22 are provided in the termination portion is formed.例文帳に追加

セル部及び終端部からなる縦型ＭＯＳＦＥＴにおいて、セル部にｎピラー層３及びｐピラー層４を設け、終端部にｎピラー層２１及びｐピラー層２２を設けたスーパージャンクション構造を形成する。 - 特許庁

On the left side of a spool valve 5, an N/C type first three-way valve A is provided, while on the right side of the spool valve 5, an N/O type second three-way valve B is provided.例文帳に追加

スプール弁５の左側にはＮ／Ｃタイプの第１三方弁Ａが設けられ、スプール弁５の右側にはＮ／Ｏタイプの第２三方弁Ｂが設けられる。 - 特許庁

A p type base region 4 is provided on a surface of the n-type epitaxial layer 2, and an n+type source region 5 is provided on a surface of a p type base region 4.例文帳に追加

ｎ−型エピタキシャル層２の表面にはｐ型ベース領域４が設けられ、ｐ型ベース領域４の表面にはｎ＋型ソース領域５が設けられている。 - 特許庁

The first body region 36, the second body region 37, and a first source region 38 are formed around an outer circumference of the trench 31, and an N-type protection semiconductor region 40 is also formed around an outer circumference of the trench 31.例文帳に追加

トレンチ３１の外周にも第１のボデイ領域３６と第２のボデイ領域３７と第１のソース領域３８とが設けられ、且つN型の保護半導体領域４０が設けられている。 - 特許庁

A first clutch plate 10 provided with ferromagnetic elements 15(N), 16(S) on a surface and a second clutch plate 20 provided with ferromagnetic elements 26(N), 27(S) are opposed at the surface sides and forms a magnetic clutch 1.例文帳に追加

強磁性体１５（Ｎ），１６（Ｓ）とを一面に設けた第１のクラッチ板１０と、強磁性体２６（Ｎ），２７（Ｓ）を設けた第２のクラッチ板２０とが一面側を対向して磁気クラッチ１となる。 - 特許庁

A MOS transistor 102 formed in the n^- semiconductor layer 2 of the nMOS region 202 includes an n^+ impurity region 12 provided within the upper surface of the n^- semiconductor layer 2 in the nMOS region 202 and a drain electrode 24 electrically connected to the n^+ impurity region 12.例文帳に追加

ｎＭＯＳ領２０２のｎ^-半導体層２に形成されたＭＯＳトランジスタ１０２は、ｎＭＯＳ領域２０２内のｎ^-半導体層２の上面内に設けられたｎ^+不純物領域１２と、ｎ^+不純物領域１２に電気的に接続されたドレイン電極２４とを有している。 - 特許庁

In this feeder system, the inverters INVn-INVn+3, etc., of a substation installed in intervals n-n+3, etc., respectively, have capacitances individually set for the intervals to enable normal travel of the LSM vehicle so that the inverters do not require unnecessarily large capacitances.例文帳に追加

き電システムにおいては、各区間n〜n+3・・・毎に設けられた変電所のインバータ装置ＩＮＶn〜ＩＮＶn+3・・・の容量が、各区間毎にＬＳＭ式車両Ｒの通常の運行を実現できる程度に個々に設定されるため、各インバータ装置の容量が不必要に大きくなるのを防止することができる。 - 特許庁

This dictionary creating device is provided with a rephrasing probability estimation part 13 which estimates the probability P(u|n) of occurrence of a rephrasing example u from a formal name (n), and is configured to record the probability P(u|n) of occurrence of the rephrasing example u in a dictionary including the formal name n and rephrasing example u.例文帳に追加

正式名称ｎから言い換え例ｕが生起される生起確率Ｐ（ｕ｜ｎ）を推定する言い換え確率推定部１３を設け、その言い換え例ｕの生起確率Ｐ（ｕ｜ｎ）を正式名称ｎと言い換え例ｕを含む辞書に記録する。 - 特許庁

This information recording device 1 is provided with a plurality of heads 2-i (i=1, 2,..., N) with different azimuth angles and a reproduction head 4 for reproducing information recorded with the different azimuth angles in adjacent recording areas 3R-i (i=1, 2,..., N) on a recording medium 3.例文帳に追加

情報記録装置１において、アジマス角を異にする複数の記録ヘッド２＿ｉ(i=1、2、…、N)と、記録媒体３上で隣接する記録領域３Ｒ＿ｉ(i=1、2、…、N)について異なるアジマス角をもって記録された情報を再生するための再生ヘッド４を設ける。 - 特許庁

The device is provided with N signal lines for transmitting the signal in parallel for adjoining N pieces unit of the sensors arranged in the predetermined direction, and N memory areas corresponding to the signals; selects a corresponding memory area out of the N memory areas; and writes in a transmitting order of the signal.例文帳に追加

所定方向に隣り合うＮヶのセンサーユニット単位でパラレルに前記信号を送信するためのＮ本の信号線と、それに対応するＮヶの記憶領域を設け、Ｎヶの記憶領域のなかから対応する記憶領域を選択し、信号の送信順に書き込む。 - 特許庁

The semiconductor device comprises a p-type well PWL1 disposing an n-type MIS Qn_1 surrounded by an n-type well NWL5, and a p-type MIS Qp1 provided on the same semiconductor substrate adjacent to the n-type well NWL5 electrically isolated from an n-type well NWL1 disposed with the p-type MIS Qp_1.例文帳に追加

半導体基板１Ｓにおいて、ｎＭＩＳＱｎ１が配置されたｐ型ウエルＰＷＬ１をｎ型ウエルＮＷＬ５で取り囲み、これに隣接するように同一の半導体基板１Ｓに設けられたｐＭＩＳＱｐ１が配置されたｎ型ウエルＮＷＬ１から電気的に分離した。 - 特許庁

A photoreceptor containing an azo compound of the formula Ar(-N=N-Cp)_n (where Ar is an aromatic hydrocarbon group or an aromatic heterocyclic group and Cp is a coupler residue) and a high molecular charge transport material are used and a single layer type photosensitive layer is disposed on an electrically conductive support directly or by way of an intermediate layer.例文帳に追加

アゾ化合物（Ａｒ（−Ｎ＝Ｎ−Ｃｐ）_n：Ａｒは芳香族炭化水素基または芳香族複素環基、Ｃｐはカップラー残基）と高分子電荷輸送物質とを含む感光体を用い、導電性支持体上に直接または中間層を介して単層の感光層を設ける。 - 特許庁

An N- layer 32 having an N-type impurity diffused to a low concentration is provided right below the insulating layer 14, and a second P+ region 34 formed by implanting ions etc., and a second N+ region 36 are formed in the N- layer 32 to obtain a second photodiode 30.例文帳に追加

絶縁層１４の直下にＮ型不純物を低濃度に拡散させたＮ−層３２が設けられ、Ｎ−層３２中にイオン等を注入して形成された第２のＰ＋領域３４および第２のＮ＋領域３６が形成され、第２のフォトダイオード３０とされている。 - 特許庁

The control method includes; a control step for realizing impartial job assignment where the job assignment xi of n-sets of job skills to which agents belong is expressed as xi=(x1i, x2i,-xni) and the total sum of assignment ratio to k-people agents with respect to each job skill 1 (=1,-n) is the unity.例文帳に追加

エージェントiが属するn個のジョブスキルのジョブ割当はxi =(x1i, x2i, …., xni)で、各ジョブスキルl (=1,….,n) に対してk人のエージェントへの割当率の総和は1であるようなジョブ割当に対して、割当の公平を図る制御ステップを設ける。 - 特許庁

An n-type low-resistance layer 35 which is formed of Mg_aZn_1-aO oxide and more loaded with an n-type dopant than the n-type clad layer 32 is provided on the main surface of the n-type clad layer 32 serving as a light extraction surface.例文帳に追加

また、該ｎ型クラッド層３２の光取出面側の主表面に、Ｍｇ_ａＺｎ_１−ａＯ型酸化物により構成され、かつｎ型クラッド層３２よりもｎ型ドーパントの添加量が多いｎ型低抵抗層３５が設けられてなる。 - 特許庁

The second protective element 28 is a p-n diode constituted on an n-type well and a p+-type diffused region 32 provided in the p-type well and lets positive charges escape to a p-side substrate via a leakage current from the p-n junction between the n-type well and p-type substrate.例文帳に追加

第２の保護素子は、ｎウエルと、ｎウエル内に設けられたｐ^+ 拡散領域３２とから構成されたｐｎダイオードであって、ｎウエルとｐ型基板との間のｐｎ接合間リーク電流を介して正の電荷をｐ側基板に逃がす。 - 特許庁

Each pseudorandom number generation circuit comprises an input terminal for N-bit input data Din, an N-bit register, an output terminal for output data Dout from the N-bit register, and a modulation circuit on a feedback path from the output to input of the N-bit register.例文帳に追加

各擬似乱数生成回路は、Ｎビットの入力データＤｉｎの入力端子と、Ｎビットレジスタと、Ｎビットレジスタからの出力データＤｏｕｔの出力端子と、Ｎビットレジスタの出力から入力へのフィードバック経路に設けられる変調回路とを備える。 - 特許庁

This reactor for decomposing/detoxifying the chemical substance containing one or more of N,N-dimethylformamide, acrylonitrile and acetonitrile is characterized in that such a positive temperature gradient is kept in a catalytic reaction layer that the temperature at an outlet of a catalyst layer is higher than that at an inlet of the catalyst layer by ≥50°C at the least.例文帳に追加

触媒反応層内に、触媒層出口温度が同入口温度よりも少なくとも50℃以上高い正の温度勾配を設けることを特徴とする、N,N-ジメチルホルムアミド、アクリロニトリル、アセトニトリルの１種以上を含む化学物質の分解無害化反応器。 - 特許庁

A semiconductor device has a p-type semiconductor region 24 of gallium nitride containing Mg (p-type impurity), an n-type semiconductor region 20 of gallium nitride on the under side of the region 24, and an impurity diffusion suppression region 22 provided between the p-type semiconductor region 24 and the n-type semiconductor region 20.例文帳に追加

Mg（p型不純物）を含む窒化ガリウムのp型半導体領域２４と、窒化ガリウムのn型半導体下領域２０と、p型半導体領域２４とn型半導体下領域２０との間に設けられている不純物拡散抑制領域２２を備えている。 - 特許庁

When the n-side electrode is provided on the n-type conductive substrate, first of all, the n-type conductive substrate is irradiated with plasma in an atmosphere of a chlorine-based compound gas containing Si to form an ion irradiation layer on the n-type conductive substrate (an irradiation step, a step S52).例文帳に追加

ｎ側電極をｎ型導電性基板上に設けるときには、まず、ｎ型導電性基板にＳｉを含む塩素系化合物ガスの雰囲気中でプラズマ照射してｎ型導電性基板にイオン照射層を形成する（照射工程、ステップＳ５２）。 - 特許庁

BIP-N operation by another BIP-N arithmetic circuit, which is required in a conventional manner, is dispensed with by providing a differential insertion circuit 4 to input a BIP-N arithmetic value 11 of the BIP-N arithmetic circuit 1 and insertion data 14.例文帳に追加

ＢＩＰ—Ｎ演算回路１のＢＩＰ−Ｎ演算値１１と挿入データ１４とを入力する差分挿入回路４を設けることにより、従来必要であった別のＢＩＰ−Ｎ演算回路によるＢＩＰ−Ｎ演算を不要にする。 - 特許庁

In the active layer 3 between the N-type buffer region 4 and the P-type base region 6, the N-type base region 12 is provided, and a gate electrode 9 is provided through a gate insulating film 14 extending from the surface of the N-type base region 12 onto the surface of the P-type base region 6.例文帳に追加

Ｎ型バッファ領域４とＰ型ベース領域６との間の活性層３には、Ｎ型ベース領域１２が設けられ、Ｎ型ベース領域１２の表面上からＰ型ベース領域６の表面上に延在するゲート絶縁膜１４を介してゲート電極９が設けられる。 - 特許庁

A p-type gate region 3 is provided on the surface of an n-type semiconductor layer 2, n-type drain region 4 and source region 5 are respectively provided on the surface of the n-type semiconductor layer holding the gate region 3 there between, and thus the junction field effect transistor is formed.例文帳に追加

ｎ形半導体層２の表面にｐ形のゲート領域３が設けられ、そのゲート領域３を挟んでｎ形半導体層２の表面にｎ形のドレイン領域４およびソース領域５がそれぞれ設けられることにより接合型電界効果トランジスタが形成されている。 - 特許庁

An n-GaAs buffer layer 2 is provided on an n-GaAs substrate 1 provided with a bottom face electrode 8, a light emitting part consisting of an n-clad layer 3, an active layer 4 and a p-clad layer 5 is formed on the buffer layer 2, and a p-contact layer 6 is formed on the p-clad layer 5.例文帳に追加

底面電極８が設けられたｎ−ＧａＡｓ基板１上には、ｎ−ＧａＡｓバッファ層２が設けられ、このバッファ層２には、ｎクラッド層３、活性層４、ｐクラッド層５よりなる発光部が形成され、ｐクラッド層５上にｐコンタクト層６が形成される。 - 特許庁

An n-type drift area 14 and a p-type well area 3 are formed in the 1st SiC layer 2, an n-type accumulation channel layer 6 is formed on the center part of the 2nd SiC layer 12 and n-type contact layers 4 are formed on both the end parts of the 2nd SiC layer 12.例文帳に追加

そして、第１ＳｉＣ層２にはｎ型のドリフト領域１４とｐ型のウェル領域３とが設けられ、第２ＳｉＣ層１２の中央部にはｎ型の蓄積型チャネル層６が、第２ＳｉＣ層１２の両端部にはｎ型のコンタクト層４が設けられている。 - 特許庁

The semiconductor light emitting element 1 has an n-type semiconductor layer 3 provided on a substrate 2; an n-type electrode 4 and a light emitting layer 5 on the n-type semiconductor layer 3; and a p type semiconductor layer 6, a contact electrode 7, a reflecting electrode 8, and a p type electrode 9 sequentially laminated to the light emitting layer 5.例文帳に追加

半導体発光素子１は、基板２にｎ型半導体層３が設けられ、ｎ型半導体層３にｎ電極４および発光層５が設けられ、発光層５に、ｐ型半導体層６と、コンタクト電極７と、反射電極８と、ｐ電極９とが順次積層されている。 - 特許庁