「メモリ結合」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

結合ユニット１４のカメラ側には、カメラ１０のメモリカードスロット１６と機械的及び電気的に適合するカメラインターフェースコネクタ１８が配置される。例文帳に追加

A camera interface connector 18 conforming mechanically and electrically to a memory card slot 16 of a camera 10 is arranged to the camera side of a coupling unit 14. - 特許庁

複数のデータ記憶セル、少なくとも１つの冗長データ記憶セル、冗長マッチ検出回路、およびプログラマブル・ヒューズを冗長マッチ検出回路に結合する手段を含むメモリ・デバイスを提供すること。例文帳に追加

To provide a memory device including a means coupling plural data storing cells, at least one redundant data storing cell, a redundant match detecting circuit, and a programmable fuse to a redundant match detecting circuit. - 特許庁

この第１、第２のフレームの画素データに係るワードＷＬ線を同時に活性化し、この複数のワード線ＷＬに接続された複数のメモリセルのキャパシタの蓄積電荷を１つのビット線ＢＬ上で結合する。例文帳に追加

Word lines WL related to the pixel data of the first and the second frames are activated simultaneously, and accumulated charges of capacitors in the multiple memory cells connected to the multiple word lines WL are coupled on one bit line BL. - 特許庁

メモリモジュール１１０は、少なくとも１つの標準マーキング剤テストページ１０９を印刷するための少なくとも１つのデータファイルを格納すると共に、コントロールパネル１０４に結合（リンク）される。例文帳に追加

The memory module 110 stores at least one data file for printing at least one standard marking agent test page and is coupled (linked) with the control panel 104. - 特許庁

本発明の不揮発性メモリー装置は、単一の上部選択ゲートライン又は単一の下部選択ゲートラインに電気的に結合された複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルを有する。例文帳に追加

This nonvolatile memory device includes a plurality of immediately adjacent offset vertical NAND channels that are electrically coupled to a single upper selection gate line or to a single lower selection gate line. - 特許庁

入出力バッファは、前記メモリチップの全部又は一部と前記貫通電極の各々との間に結合され、前記貫通電極の状態に基づいて選択的に活性化する。例文帳に追加

The input/output buffer is connected between all or some of the memory chips and each of the penetration electrodes, and selectively activated based on condition of the penetration electrodes. - 特許庁

各データノード内のデータを結合するに際し、少ない通信容量で且つ少ないメモリ容量で実行可能な分散型データベース運用システムを得る。例文帳に追加

To provide a distributed database operation system capable of coupling data in individual data nodes with a small communication capacity and a small memory capacity. - 特許庁

パーソナルキーは、ホスト処理デバイス（１０２）、メモリ（２１４）、およびプロセッサ（２１２）に取り外し可能な結合をし得るＵＳＢコンプライアントインターフェース（２０６）を含む。例文帳に追加

The personal key includes a USB-compliant interface (206) releasably coupleable to: a host processing device (102); a memory (214); and a processor (212). - 特許庁

ダミーアクセストランジスタＡＴＲｄがオンされたダミーメモリセルは、活性化されて、データバス／ＤＢおよび接地電圧ＶＳＳの間に電気的に結合される。例文帳に追加

The dummy memory cell in which the dummy access transistor ATRd is turned on is activated, and electrically coupled between a data bus/DB and a ground voltage VSS. - 特許庁

エフェクター／メモリーまたは調節性の表現型のいずれかに分化する抗原特異的なCD4+T細胞からの遺伝子発現アレイの比較解析により、MHCクラスII組織に結合するCD4関連分子のLAG-3（CD223）のTreg選択的な発現。例文帳に追加

A comparative analysis of gene expression arrays from antigen-specific CD4+T cells differentiating to either an effector/memory or a regulatory phenotype reveals Treg selective expression of LAG-3 (CD223), a CD4-related molecule that binds MHC class II. - 特許庁

パイプライン加速器がピア-ベクトル・マシン４０の一部としてのプロセッサと結合されている場合、メモリはパイプライン回路とプロセッサが実行するアプリケーションとの間におけるデータの転送を補助する。例文帳に追加

When the pipeline accelerator is coupled to a processor as a part of a peer-vector machine 40, the memory assists transfer of data between the pipeline circuit and an application executed by the processor. - 特許庁

コード化情報読取（ＥＩＲ）端末は、マイクロプロセッサ、該マイクロプロセッサに通信可能に結合されたメモリ、ＥＩＲデバイス、マルチバンドアンテナ、および、無線通信インターフェースを備える。例文帳に追加

An EIR terminal can include a microprocessor, a memory communicatively coupled to the microprocessor, an EIR device, a multi-band antenna, and a wireless communication interface. - 特許庁

複数のプロセッサ要素を１次元に結合してなる分散メモリ型プロセッサアレイを備えた画像処理装置により、１行の画素数がプロセッサ要素数より多い画像を処理する場合の効率向上を図る。例文帳に追加

To improve efficiency of processing an image having pixels per row which are larger in number than the processor elements by an image processor including a distributed memory type processor array configured by combining the plurality of processor elements in a one-dimensional manner. - 特許庁

メモリセルの接続されるビット線ＢＬとローカルビット線ＬＢＬの間にスイッチ手段を設け分離結合できるようにし、ＢＬをＶＤＬ／２プリチャージとし、ＬＢＬをＶＤＬプリチャージとする。例文帳に追加

A switch means is provided between a bit line BL to which a memory cell is connected and a local bit line LBL to allow separation coupling, the BL is considered as VDL/2 precharge, and the LBL is considered as VDL precharge. - 特許庁

誘導結合プラズマ分析装置および試料導入管への試料溶液の付着や滞留による汚染（メモリー効果）を抑制し、迅速かつ精確な、元素の「定性分析・定量分析・同位体比分析」を可能とする。例文帳に追加

To achieve accurate and rapid qualitative analysis, quantitative analysis, and isotope ratio analysis of an element by preventing pollution (memory effect) caused by a sample solution attached to or accumulated in an induction coupling plasma analyzer or a sample introduction device. - 特許庁

ＮＡＮＤストリングの異なったセルのプログラミングサイクル中にワードライン０に結合されたメモリセルのしきい値電圧のシフトを減らしたり、または防止する。例文帳に追加

To reduce or prevent the shifting of threshold voltage of memory cells which is coupled to word line 0 during the programming cycles of different cells of NAND strings. - 特許庁

各偏微分値は所定の重み係数α_0〜α_Qをもって線形結合されて、電力増幅器５１の出力信号y’[n]に対して、メモリ効果を補償するための補正信号Δy[n]が生成される。例文帳に追加

The partial differential values are respectively linearly combined by predetermined weighting factors α_0 to α_Q, and a correction signal Δy[n] is generated to compensate a memory effect with respect to an output signal y'[n] of the power amplifier 51. - 特許庁

ディスクデバイスは、不揮発性メモリデバイスと結合されて、ディスクデバイス単体で達成されるよりもより短いライトアクセスタイムおよびより高いデータライトスピードを提供する。例文帳に追加

The disk device is connected with a nonvolatile memory device. - 特許庁

ダイ上に形成されたすべての機能し且つ動作上アドレス指定可能なメモリセルが占める領域が結合した総領域は、５３ｍｍ^２より大きくない。例文帳に追加

A total region in which all regions occupied by the memory cells capable of all functioning in the die and addressing in the operation is not larger than 53 mm^2. - 特許庁

選択トランジスタＴｒｓ１およびＴｒｓ２は、Ｐウェル領域１０．１および１０．２のうち、対応するサブビット線が結合するメモリセルトランジスタと同一のＰウェル領域に設けられる。例文帳に追加

Selective transistors Trs1 and Trs2 are respectively provided in the P-well regions same as the memory cell transistors bonded with corresponding sub bit lines, out of the P-well regions 10.1 and 10.2. - 特許庁

各ク゛ルーフ゜のメモリセルは、それぞれのワート゛線（１４）とヒ゛ット線（１６）に結合されている共通分離タ゛イオート゛（１３）との間に接続される。例文帳に追加

Memory cells of each group are connected between common isolation diodes (13) combined with each wordline (14) and bit line(16). - 特許庁

これにより、浮遊ゲートと制御ゲート電極が重畳される面積を極大化させ得るのでフラッシュメモリセル容量性結合比を増加させ得る。例文帳に追加

Accordingly, as the area where the floating gate and the control gate are superposed can be maximized, the capacitive coupling coefficient of a flash memory cell can be increased. - 特許庁

スタティックメモリセルの交差結合されたＭＯＳトランジスタは、ゲートおよびソースのそれぞれの電圧が等しくてもドレインとソースとの間に実質的に電流が流れないように構成される。例文帳に追加

A MOS transistor where static memory cells intersect each other to be coupled is configured so as to prevent substantial flowing of a current between a drain and a source even when voltages of a gate and the source are equal. - 特許庁

さらに、メモリデバイスは、ナノ記憶構造上に配置されて、これに電気的に結合され、かつ、ナノ記憶構造に対して自己整列された複数の第２の電極ライン(152,252,352,452,652)を備える。例文帳に追加

Further, the memory device is disposed on the nano memory structure and is electrically connected thereto, and is provided with a plurality of second electrode lines (152, 252, 352, 452, 652) self-aligned to the nano memory structures. - 特許庁

システムバス（１０）により結合されたリクエスト側エージェント（１２）と応答側エージェント（１６）とを含むデータ処理システムにおいて用いるメモリ制御装置を提供する。例文帳に追加

To provide a memory control unit to be used in a data processing system provided with a request side agent (12) and a response side agent (16) connected by a system bus (10). - 特許庁

製造工程におけるメモリセルのプロセスばらつきを容量結合比として換算し、電源電圧に補正することにより上記ばらつきを吸収する。例文帳に追加

Variations in the memory cell process in the manufacturing steps are absorbed by correcting the power supply voltage with converting the variations into the equivalent capacitive coupling rate. - 特許庁

データ読出時において、データ線ＤＩＯは、データ読出電流供給回路１０５からデータ読出電流Ｉｓの供給を受けて、選択メモリセルと電気的に結合される。例文帳に追加

At the time of read-out of data, a data line DIO receives the supply of a data read-out current Is from a data read-out current supply circuit 105, and is coupled electrically to a selection memory cell. - 特許庁

テスト中のメモリ・ワード内の誤り数が、ＥＣＣによって訂正可能な誤りの最大数を超過するかどうかを、第１ゲート・セットのそれぞれの出力に結合された回路が判断する。例文帳に追加

A circuit coupled with each output of the first gate set judges whether or not the number of errors in the memory word under test exceeds the maximum number of errors which can be corrected by the ECC. - 特許庁

データ書込対象に選択されたメモリブロックにおいて、選択ゲート１０２および１０４がオンして、ノードＮ１およびＮｓを、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓとそれぞれ結合する。例文帳に追加

In a memory block selected as a data write object, selection gates 102 and 104 are turned on, nodes N1 and Ns are connected with power source voltage Vcc and ground voltage Vss, respectively. - 特許庁

また、安定化材料５５および５６は、層５０〜５４の縁の絶縁を提供し、磁気メモリ・セル４０に対する読み書きアクセスを提供するために使用される導体への電気的結合を防ぐ。例文帳に追加

In addition, the stabilization materials 55 and 56 provides isolation at peripheries of the layers 50-54 to prevent electrical coupling to a conductor to be used for providing a read and write access to the magnetic memory cell 40. - 特許庁

ビットラインと交差するワードラインにおける容量性結合に起因する妨害影響による損害が回避される集積メモリを提供することである。例文帳に追加

To provide an integrated memory in which damage by obstruction influence caused by capacitive coupling in a word line intersecting with a bit line is prevented. - 特許庁

結合ファシリティ装置のローカルメモリに構築したデータ構造が消失した場合にも、正常なデータ構造を使用して継続運転を可能とする。例文帳に追加

To perform a continuous operation by using a normal data structure even when a data structure constructed in a local memory of a connection facility device disappears. - 特許庁

拡散導体は、ゲートラインを浮遊ゲートに結合する導体経路を形成し、ゲート容量を変化させ、これによりメモリセルの状態を変化させる。例文帳に追加

The diffused conductor forms a conductor path for connecting the gate line with the floating gate and varies the gate capacity thus varying the state of the memory cell. - 特許庁

フラッシュメモリ素子上で動作を行う方法であって、浮遊ゲートと制御ゲートの間にゲート結合率が０．４未満である場合に用いられる。例文帳に追加

A method of performing operations on a flash memory device is used when a gate coupling factor between the floating gate and a control gate is lower than 0.4. - 特許庁

本発明の車載レコーダ（１）は車両の状態を表す機能情報が伝達される信号線に結合されるワンチップのデータプロセッサ（１０）と外部メモリ（４０）を有する。例文帳に追加

This on-vehicle recorder 1 has: the one-chip data processor 10 coupled to signal lines transmitting the functional information indicating vehicle conditions; and an external memory 40. - 特許庁

論理１又は０電圧が格納のためにメモリセルの第一プレートへ結合されると、第二プレートが夫々より低いか又はより高い電圧に保持される (好適には、格納される値の相補的論理値である電圧)。例文帳に追加

When voltage of logic 1 or 0 is coupled to a first plate for storing, a second plate is held at lower or higher voltage respectively (suitably, voltage being a complementary logic value of a stored value). - 特許庁

ロウパス・フィルタ３２は、メモリ２０に結合し、蓄積された最大値サンプル及び最小値サンプルに応答して、ルミナンス成分を表すサンプルを発生する。例文帳に追加

A low pass filter 32 is connected to the memory 20 to produce a sample representing a luminance component in response to the stored sample of the maximum value and sample of the minimum value. - 特許庁

隣接セルの容量結合によるメモリセルの閾値分布のシフトを補償でき、高速な書き込みが可能な半導体記憶装置を提供する。例文帳に追加

To provide a semiconductor memory device which compensates for the shift of a threshold distribution of memory cells due to the capacity coupling of cells adjacent to each other, and which writes data at high speed. - 特許庁

メモリ（１３０）が複数のデータ・チャネルに結合され、各々少なくとも１つのデータ・グループを含むデータ・ブロックとしてデータ・グループを格納し、これらデータ・ブロックを順次出力する。例文帳に追加

A memory 130 is connected to the plural data channels and stores the data group as a data block, each including at least one data group and these data blocks are successively sent out. - 特許庁

Ｃｏ、Ｒｕなどの希少金属を用いることなく、磁気的に反平行状態で結合した構造を含む磁気記録媒体、垂直磁気記録媒体、磁気記憶装置、磁気メモリセルを提供すること。例文帳に追加

To provide a magnetic recording medium including a structure in which magnetic layers are coupled in a magnetically anti-parallel state without using any rare metal such as Co or Ru, and to provide a perpendicular magnetic recording medium, a magnetic storage device and a magnetic memory cell. - 特許庁

サブシステム間のＤＭＡデータ転送において異なるＤＭＡコントローラ同士の協調を効率的に取り得る、グローバルＤＭＡアクセス用の結合サブシステムメモリバスを有するマルチコアＤＳＰデバイスを提供する。例文帳に追加

To make different DMA controllers efficiently cooperate with each other in DMA data transfer between sub-systems. - 特許庁

本発明のメモリユニットは、挿入部１、側面部２、背面部３の３つの部位により構成され、これらの部位はモールド樹脂４によりリジットに結合されて、コの字型に形成される。例文帳に追加

The memory unit comprises three parts which are an insertion part 1, a flank part 2 and a back part 3 and those parts are rigidly coupled together in a U shape by using a mold resin 4. - 特許庁

システムは、第１ジョブを実行する第１ワーカノードと、第２ジョブを実行する第２ワーカノードと、メモリへ結合されるプロセッサを有するマスタノードとを有する。例文帳に追加

The system comprises: a first worker node executing a first job; a second worker node executing a second job; and a master node including a processor coupled to a memory. - 特許庁

タスク向けプロセッサ（２０２ａ−２０２ｃ）は何れも、オン・チップ・バス（２０８ａ−２０８ｃ）によって集積メモリ部分（２０６ａ−２０６ｃ）に結合されたプロセッサ部分（２０４ａ−２０４ｃ）を含む。例文帳に追加

In this case, both the processors 202a to 202c for tasks are provided with processor parts 204a to 204c integrated with integrated memory parts 206a to 206c by on-chip buses 208a to 208c. - 特許庁

この半導体メモリは、浮遊ゲート５と、浮遊ゲート５と容量結合され、浮遊ゲート５の電位を制御ゲートするためのソース拡散層２と、浮遊ゲート５と対向するように配置された制御ゲート７とを備えている。例文帳に追加

The semiconductor memory comprises the floating gate 5, a source diffusion layer 2 which is capacitive-coupled with the floating gate 5 and controls the potential of the floating gate 5, and the control gate 7 so disposed as to be opposite to the floating gate 5. - 特許庁