「メモリ結合」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

ワード線とシールド配線との間に設けられた絶縁膜の絶縁破壊を抑制でき、且つ隣り合う浮遊ゲート間の容量結合を軽減してメモリセルトランジスタの閾値電圧の変動を抑制できる不揮発性半導体記憶装置及びその製造方法を提供する。例文帳に追加

To provide a nonvolatile semiconductor memory device which the dielectric breakdown of an insulation film provided between a word line and a shield wiring can be suppressed, and a variance in threshold voltage in a memory cell transistor can be also suppressed by alleviating capacity coupling between adjacent floating gates, and to provide its manufacturing method. - 特許庁

暗号化されたディジタル信号によってデータ通信を行うＮＩＣ（ネットワーク・インタフェース・コントローラ）１、ＣＰＵ２、Ｍ個の暗号処理プロセッサ３１〜３ｍ、及びＮ＋１個のメモリ４，４１〜４ｎが内部バス５で結合された構成を有する。例文帳に追加

The encryption/decryption processing method employs a configuration, where a NIC(network interface controller) 1 for carrying out data communication with an encrypted digital signal, a CPU 2, M encryption processing processors 31-3m, and N+1 memories 4, 41-4n, which are interconnected by an internal bus 5. - 特許庁

停止時制御または異常時制御が終了してステップＳ３２の判定がＹｅｓになると、エンジンＥＣＵ２０は、ステップＳ３８で内蔵する不揮発性メモリに現在の結合フラグＦｃｏｎの値を記憶してロック判定制御を終了する。例文帳に追加

When stop control or abnormal control is completed and determination in step S32 becomes Yes, the engine ECU 20 stores the value of the current combined flag Fcon in built-in nonvolatile memory in step S38 and completes lock determination control. - 特許庁

可変インピーダンス・ネットワーク（３６）、制御回路（２０）、およびメモリ（４０）に結合されたプロセッサ（３８）は、送信電力コマンドおよびチャネル周波数コマンドに応答して、複数の制御値を引き出し、これらを使用して負荷制御信号を生成する。例文帳に追加

The variable impedance network 36, the control circuit and a processor 38 connected to the control circuit extract a plurality of control variables in response to the transmission power command and the channel frequency command and generate a load control signal by using them. - 特許庁

本発明の少なくともいくつかの実施形態によれば、システム１０２は、プロセッサ１１０と、プロセッサ１１０に結合された不揮発性記憶デバイス１１２と、プロセッサ１１０と不揮発性記憶デバイス１１２とに結合されたリードオンリメモリ（ＲＯＭ）１１６と、ＲＯＭ１１６に格納されたソフトウェア２０４と、を具備する。例文帳に追加

A system 102 comprises a processor 110, a nonvolatile memory device 112 which is connected to the processor 110, a read only memory (ROM) 116 which is connected to the processor 110 and the nonvolatile memory device 112 and a software 204 which is stored in the ROM116. - 特許庁

メモリは、相変化材料から成るボリュームと、上記相変化材料から成るボリューム内の第１の記憶場所にアクセスするために上記相変化材料から成るボリュームに結合されている第１のトランジスタと、上記相変化材料から成るボリューム内の第２の記憶場所にアクセスするために上記相変化材料から成るボリュームに結合されている第２のトランジスタと、を含んでいる。例文帳に追加

A memory comprises: a volume comprising a phase change material; a first transistor coupled with the volume comprising the phase change material for accessing a first storage location in the volume comprising the phase change material; and a second transistor coupled with the volume comprising the phase change material for accessing a second storage location in the volume comprising the phase change material. - 特許庁

パワーゲーティング回路は、メモリ回路等の、第１の電源端子および第２の電源端子を有するＭＯＳ回路と、ＭＯＳ回路の第１の電源端子に結合されるドレインを有するＰ−チャネルトランジスタ１２と、ＭＯＳ回路の第２の電源端子に結合されるドレインを有するＮ−チャネルトランジスタ１６とを含む。例文帳に追加

A power gating circuit contains a MOS circuit having first and second power supply terminals for a memory circuit etc., a P-channel transistor 12 having a drain coupled with the first power supply terminal of the MOS circuit, and an N-channel transistor 16 having a drain coupled with the second power supply terminal of the MOS circuit. - 特許庁

クロック・データ・スキューを最小限に抑えるバス・システムには、送信クロック用のクロック線セグメントと、受信クロック用のクロック線セグメントとが含まれ、それらのセグメントは、一端にある折返し部によって相互に結合されており、そのようなバス・システムに、上記の同期メモリ装置は、１または複数を結合できる。例文帳に追加

The bus system minimizing clock-data skew includes a clock line segment for transmitting clock and a clock line segment for receiving clock, these segments are joined to each other by a turnaround at one end, one or a plurality of synchronous memory devices can be joined to such bus system. - 特許庁

仮想化エージェントは、第１インタフェースを介してシステムメモリに結合し、第２インタフェースを介して物理的デバイスコントローラに結合し、物理的デバイスコントローラを複数の仮想マシンへ割り当て可能な複数の仮想デバイスコントローラとして表現し、複数の仮想デバイスコントローラを代表して第１インタフェースおよび第２インタフェースへトランザクションをインジェクトする。例文帳に追加

The virtualization agent is connected to the system memory through a first interface, and connected to the physical device controller through a second interface, and adapted to represent he physical device controller as a plurality of virtual device controllers assigned to the plurality of virtual machines, and inject transactions to the first interface and the second interface on behalf of a plurality of the virtual device controllers. - 特許庁

クロック・データ・スキューを最小限に抑えるバス・システムには、送信クロック用のクロック線セグメントと、受信クロック用のクロック線セグメントとが含まれ、それらのセグメントは、一端にある折返し部によって相互に結合されていおり、そのようなバス・システムに、上記の同期メモリ装置は、１または複数を結合できる。例文帳に追加

The bus system minimizing clock-data skew includes a clockline segment for transmitting clock and a clockline segment for receiving clock, these segments are joined to each other by a turnaround at one end, one or a plurality of the synchronous memory devices can be joined to such bus system. - 特許庁

例えば、電子機器１０１側では、伝送路結合部１０８のアンテナ１３６と導波管１４６とを一体化し、メモリカード２０１側では、伝送路結合部２０８のアンテナ２３６と導波管２４６とを一体化し、導波管１４６と導波管２４６との間に誘電体導波管１４２を介在させる。例文帳に追加

For example, an antenna 136 of a transmission path coupling part 108 and a waveguide 146 are integrated on the electronic device 101 side, an antenna 236 of a transmission path coupling part 208 and a waveguide 246 are integrated on the memory card 201 side, and a dielectric waveguide 142 is interposed between the waveguide 146 and the waveguide 246. - 特許庁

量子化テーブル結合処理部１０３は、量子化テーブル一時保持部１０２から入力した量子化テーブルと量子化テーブル抽出処理部１０１から入力した量子化テーブルより、一つのセグメントに結合して、ＪＰＥＧデータ中の量子化テーブルと置き換え、図示しないメモリカード等の記憶部へ出力する。例文帳に追加

The quantization table combination processing part 103 combines the quantization table inputted from the quantization table temporary storage part 102 and the quantization table entered from the quantization table extraction processing part 101 to one segment, substitutes the combined segment for the quantization table in the JPEG data and outputs the substituted quantization table to a storage part such as a memory card (not shown). - 特許庁

ラインメモリ群に展開されたデータから、行方向で第１のパターン４９を有する行を検索し、第１のパターン４９が見つけられた場合、第１のパターン４９と第２のパターン５３を結合した第２の結合パターン５５が切り出しシンボルの一部であると推定できるか判断する。例文帳に追加

Lines having a firs pattern 49 in a row direction are searched from data expanded to the line memory groups; and when the first pattern 49 is found, it is determined whether a second combination pattern 55 resulting from combining the first pattern 49 and a second pattern 53 can be assumed to be a part of the position detection pattern or not. - 特許庁

外科用器具であって、メモリ４０２に結合されているマイクロコントローラ４００であって、該マイクロコントローラは、該外科用器具を制御するように構成されている、マイクロコントローラと、該外科用器具が起動される場合にインクリメントされる、該メモリ内に格納されている使用カウンタとを備え、該マイクロコントローラは、該使用カウンタが所定の閾値を超える場合には、該外科用器具の作動を防止するようにさらに構成されている、外科用器具。例文帳に追加

The surgical instrument includes: a microcontroller 400 coupled to a memory 402, the microcontroller 400 being configured to control the surgical instrument; and a usage counter that is stored in the memory and incremented when the surgical instrument is activated, wherein the microcontroller is further configured to prevent actuation of the surgical instrument when the usage counter is above a predetermined threshold. - 特許庁

ＤＳＰインストラクションに対して、音響信号処理パーツをもとに設定された音響信号処理別ＤＳＰインストラクションと分岐点音響信号データの読込み用のメモリリード用ＤＳＰインストラクションとを分離させ、ＤＳＰ手段１へロードする直前で再結合させ、ＤＳＰ手段１内でのすべてのディジタル信号を処理するためのＤＳＰメモリ容量が音響信号処理１１との間の接続状況に応じて独立させたこと。例文帳に追加

DSP instructions are separated into DSP instructions by sound signal processing set according to sound signal processing parts and memory read DSP instructions for branch-point sound signal data and combined again right before being loaded in a DSP means 1; and the DSP memory capacity for processing all digital signals in the DSP means 1 is made independent according to the state of connection with the sound signal processing 11. - 特許庁

１つまたは複数のフラッシュメモリは、ホストコンピュータによって実行することができる１つまたは複数の実行可能ファイルを格納し、１つまたは複数の実行可能ファイルが環境設定にアクセスするための命令を含む場合でさえ、ホストコンピュータ上のいかなる環境設定を変更することもなく、デバイスがこのホストコンピュータに結合される。例文帳に追加

The one or more flash memories store one or more executable files that can be executed by a host computer to which the device is coupled without altering any environment settings on the host computer even though the one or more executable files include instructions to access environment settings. - 特許庁

集積回路装置メモリアレイのためのローカル書込ドライバ回路は、グローバル書込データ線とローカル書込データ線との間に相補なデータ信号を結合するために書込イネーブル信号を１つしか必要としないことにより、従来の実現例に見られるような相補な書込イネーブル信号を供給する必要を回避する。例文帳に追加

The local write driver circuit for an integrated circuit device memory array requires only one write enable signal for coupling complementary data signals between a global write data line and a local write data line, the circuit does is not required to supply the complementary write enable signal as conventional embodiment. - 特許庁

衛星ペイロード１０６のための処理用衛星プロキシ・キャッシュ・サブシステムは、衛星アップリンクからリソース情報要求を回復するアップリンク復調・復号器１０８と、キャッシュメモリ２１０、プロセッサ２０４を含むプロキシ・キャッシュ１１８と、アップリンク復調・復号器及びウェブ・プロキシ・キャッシュに結合されたスイッチ１１６とを備える。例文帳に追加

The processing satellite web proxy cache subsystem for a satellite payload 106 is provided with an uplink demodulator/decoder 108 for recovering the resource information request from a satellite uplink, cache memory 210, proxy cache 118 provided with a processor 204, and switch 116 coupled to the uplink demodulator/decoder and the web proxy cache. - 特許庁

他の無線通信装置から受信したフレームから抽出された識別子が識別子のピアツーピア（ＰＴＰ）リストに含まれている場合に、前記他の無線装置に対して応答を送信するように構成された少なくとも１つのプロセッサと、それに結合されたメモリとを具備する無線装置により実行する。例文帳に追加

The peer-to-peer call is executed by at least one processor configured to transmit response to another wireless device when an identifier extracted from a frame received from the other wireless communication device is included in an identifier peer-to-peer (PTP) list and a memory connected to the processor. - 特許庁

無線通信網からタイミングを取得するとともに、前記通信網からのタイミングに基づいて決定された指定の時間間隔内にピアツーピア通信のために他の無線装置からのフレームを監視するように構成された少なくとも１つのプロセッサと、それに結合されたメモリを具備する無線装置により実行する。例文帳に追加

The peer-to-peer call is executed by a wireless device including at least one processor configured to obtain a timing from a wireless communication network, and monitor a frame coming from the other wireless device for peer-to-peer communication during a predetermined time interval decided on the basis of the timing from the communication network and a memory connected to the processor. - 特許庁

基準電力スペクトル密度（ＰＳＤ）レベルを決定し、伝送電力スペクトル密度（ＰＳＤ）デルタを調整し、該基準ＰＳＤレベルおよび該伝送ＰＳＤデルタに基づいてデータチャネルの伝送ＰＳＤを決定するように構成された少なくとも１つのプロセッサと、該少なくとも１つのプロセッサに結合されたメモリとを備える装置。例文帳に追加

There is provided an apparatus comprising at least one processor which is configured to determine a reference power spectral density (PSD) level, adjust a transmit power spectral density (PSD) delta, and determine a transmit PSD of a data channel based on the reference PSD level and the transmit PSD delta, and a memory coupled to the at least one processor. - 特許庁

基準伝送電力レベルを決定し、制御チャネルで送信されたシグナリングのエラーを検出し、該基準伝送電力レベルおよび該制御チャネルで検出された該エラーに基づいて該制御チャネルの伝送電力を調整するように構成された少なくとも１つのプロセッサと該少なくとも１つのプロセッサに結合されたメモリとを備える装置。例文帳に追加

An apparatus comprises: at least one processor configured to determine a reference transmission power level, detect errors in signaling sent on a control channel and adjust a transmission power level for the control channel based on the reference transmission power level and the errors detected on the control channel; and a memory coupled to the at least one processor. - 特許庁

ピアツーピア呼の目標の無線装置との前記ピアツーピア呼に関して確認されたサービス品質（ＱｏＳ）要件にしたがって、前記ピアツーピア呼に関するトラフィックデータを処理し、前記処理されたトラフィックデータを前記目標の無線装置に送信するように構成された少なくとも１つのプロセッサと、それに結合されたメモリを具備する無線装置。例文帳に追加

A wireless device includes at least one processor configured to process traffic data about a peer-to-peer call with a target wireless device of the peer-to-peer call in accordance with requirements of quality of service (QoS) confirmed with respect to the peer-to-peer call, and transmit the processed traffic data to the target wireless device and a memory connected to the processor. - 特許庁

それは、複数の異なる処理グラフを結合することによって形成され、チャンクと呼ばれる値付きの複数の有向サブマルチグラフ（５４，５６，５８）に分割され、その入力および出力ノードがマルチグラフのバッファメモリノードである、値付きの有向マルチグラフから、各チャンクに関する調整モジュール（１６，２６，３４）を特定するための手段１２を含む。例文帳に追加

It includes means (12) for the identification, from a valued directed multi-graph made up of the union of several distinct processing graphs and divided into several valued directed sub-multi-graphs (54, 56, 58) called chunks, and whose input and output nodes are buffer memory nodes of the multi-graph, of a coordination module (16, 26, 34) for each chunk. - 特許庁

パソコン及び小型電子機器が紛失・盗難に遭った場合、パソコン及び小型電子機器に結合された位置情報端末は、複数のＧＰＳ等衛星により位置情報及び日時を取得し、メモリへ記録した位置情報及び日時を、ＷｉＭＡＸ等無線通信手段によりインターネットへ接続し、ログサーバ装置へ位置情報及び日時を送信する。例文帳に追加

When a personal computer and a compact electronic apparatus encounter loss/theft, positional information terminal connected to the personal computer and the compact electronic apparatus acquires positional information and a date by a plurality of satellites such as GPSs, connects the positional information and the date recorded in a memory to the Internet by a radio communication means such as WiMAX, and transmits the positional information and the date to a log server device. - 特許庁

プロセッサ２０８とプロセッサ２０８に結合された少なくとも１つの起動器２０４、内部クロック２１２、乱数生成器２１６、任意の付加的なスタティックメモリ２２０、および信号出力２２４を有する認証装置２００において、安全な識別子と呼ばれる、現在の時間（時間識別子）、識別された秘密鍵、および生成された乱数を用いて、デジタル署名を生成し、発行する。例文帳に追加

An authentication apparatus 200 has a processor 208, at least one activator 204 coupled to the processor 208, an internal clock 212, a random number generator 216, an optional additional static memory 220 and a signal output 224, and generates a digital signature using a current time (time identifier), an identified secrete key, and a generated random number, which are called secure identifiers, and issues it. - 特許庁

一態様によるデータプロセッサは、第１のダイレクトメモリアクセス（ＤＭＡ）ユニットと、それぞれが複数のデータポートを有する複数の処理ユニットであって、データポートは互いに結合され、処理ユニットのいずれか１つから他の１つへのデータフロー、及び処理ユニットのいずれか１つからＤＭＡユニットへのデータフローを可能とするようにプログラム可能である処理ユニットとを有する。例文帳に追加

A data processor by one embodiment comprises: a first direct memory access (DMA) unit; and a plurality of processing units each having a plurality of data ports which are coupled to each other and programmable to allow data flow from one of the processing units to the other and from one of the processing units to the DMA unit. - 特許庁

イグニッションキーがスタート位置に操作され、ステップＳ４１の判定がＹｅｓになると、エンジンＥＣＵ２０は、ステップＳ４２で不揮発性メモリに記憶した結合フラグＦｃｏｎの値が１であるか否かを判定し、この判定がＹｅｓであればステップＳ４３でリニアソレノイド３１に対する駆動電流の供給を中止し、ステップＳ４４で電磁シャットバルブ１７に駆動電流を供給する。例文帳に追加

When an ignition key is operated to a start position and determination in step S41 becomes Yes, an engine EUC 20 determines whether the value of a combined flag Fcon stored in nonvolatile memory is 1 or not in step S42, stops supply of drive current to a linear solenoid 31 in step S43 if the determination is Yes, and supplies drive current to an electromagnetic shut valve 17 in step S44. - 特許庁

コントロールゲートとなる埋設拡散領域を形成されたＳｉ基板上にフローティングゲート電極を、Ｓｉ基板表面の絶縁膜を介して容量結合するように形成し、フラッシュメモリセルが形成される活性領域中において、前記フローティングゲート電極の両側にソース領域およびドレイン領域となるｎ型拡散領域を形成する。例文帳に追加

In an active area forming a floating gate electrode on an Si substrate forming a burying dispersion area being a control gate so as to be capacity-coupled through an insulating of the surface of the Si substrate and forming a flash memory cell, an n type dispersion area being a source area and a drain area is formed on both sides of the floating gate electrode. - 特許庁

（Ａ）ポリカーボネート樹脂、（Ｂ）ＡＢＳ系樹脂、（Ｃ）ポリカーボネート系樹脂セグメント（ａ）に対して、ビニル系樹脂セグメント（ｂ）が、分岐、または架橋構造的に化学結合したグラフト共重合体、（Ｄ）結晶性樹脂、（Ｅ）結晶核剤を含有してメモリーカード用熱可塑性樹脂組成物を調製する。例文帳に追加

The thermoplastic resin composition for a memory card is prepared by compounding (A) a polycarbonate resin, (B) an ABS resin, (C) a graft copolymer comprising a polycarbonate resin segment (a) and a vinyl resin segment (b) chemically bonded thereto to give a branched or crosslinked structure, (D) a crystalline resin and (E) a crystalline nucleating agent. - 特許庁

画像形成装置であらかじめＸＰＳのFixedPage単位で分割し、画像形成装置のメモリの余裕状況と前記分割されたＸＰＳファイルのサイズから、画像形成装置で処理可能なサイズをＰＣまたは画像形成装置において判断して、その判断に基づいて前記分割されたファイルを結合または連続してＰＣから画像形成装置に送信することにより課題を解決した。例文帳に追加

The image forming apparatus previously divides an XPS file in Fixed Page units of XPS, a PC or the image forming apparatus determines the size processable with the image forming apparatus from the margin situation of a memory of the image forming apparatus and the size of the divided XPS file, and the divided files are combined or sequentially transmitted to the image forming apparatus based on the determination, thus solving the above problems. - 特許庁

メモリ上の航跡データを徐変して最新のエコーデータと結合させ航跡データを更新する際に、減算の繰返しに伴い画面背景の色及び輝度と同じ色及び輝度を示すデータ値に対し所定範囲内まで近づいたデータについては、一定値に保存する連続航跡保存処理を実施する。例文帳に追加

When renewing track data by coupling track data on a memory to the newest echo data by gradually changing the track data, continuous track preserving processing to be preserved in a specific value is executed on data approaching up to the inside of a prescribed range to a color and luminance of an image screen background and a data value for indicating the same color and luminance according to repetition of subtraction. - 特許庁

また上記半導体記憶装置（３１）は、上記ビット線を上記メモリセルに結合するためのトランスファＭＯＳトランジスタ（１１，１４）と、上記ビット線をハイレベルに駆動するための第１駆動回路（１７，１８，２１，２２）と、上記ビット線をローレベルに駆動するための第２駆動回路（１９，２０，２３，２４）とを含む。例文帳に追加

Further, the semiconductor memory device (31) includes transfer MOS transistors (11 and 14) for binding the bit lines to the memory cells, first drive circuits (17, 18, 21, and 22) for driving the bit lines to a high level, and second drive circuits (19, 20, 23,and 24) for driving the bit lines to a low level. - 特許庁

読み出し時には、制御部１２は、アドレス信号、書き込みデータ信号２０を出力し、エラー検出訂正コード発生器１３が、エラー検出訂正コード２１を生成し、合成器１４が書き込みデータ信号２０とエラー検出訂正コード２１とを結合し、メモリ１５は、エラー検出訂正コード付きデータを内部に書き込む。例文帳に追加

At the time of reading, a control part 12 outputs an address signal and a write data signal 20, an error detection correction code generator 13 generates an error detection correction code 21, a composer 14 couples the write data signal 20 with the error detection correction code 21, and a memory 15 writes data with error detection correction code in the inner part. - 特許庁

ＣＰＵ１０２は、ページメモリ回路１０４に記憶した複数のページデータのうち、用紙切れが発生したページデータを代替用紙に印刷した場合に生じる余白に印刷可能なページデータを選択し、前記用紙切れが発生したページデータと前記選択したページデータとを結合して印刷機構１０８に出力する。例文帳に追加

The CPU circuit 102 selects the page data printable on the blank, generated when page data wherein the exhaustion of paper is generated is printed on substitute paper, among a plurality of the page data stored in the page memory circuit 104 and couples the page data wherein the exhaustion of paper is generated and the selected page data to output them to a printing mechanism 108. - 特許庁

主局１と従局（１１〜１７）の間を通信で編制すると共に、前記従局（１１〜１７）に複数のプログラマブルロジックコントローラを用いてネットワークで結合したシステムにおいて、前記主局１と前記複数の従局（１１〜１７）との通信をモニターすることのできるメモリ（１１０〜１７０）を前記従局（１１〜１７）に備える。例文帳に追加

The system, which organizes communication between a master station 1 and slave stations (11 to 17) and networks the slave stations (11 to 17) using a plurality of programmable logic controllers, has in the slave stations (11 to 17), memories (110 to 170) capable of monitoring communication between the master station 1 and the plurality of slave stations (11 to 17). - 特許庁

第１の電極と、第１の電極と異なる材料で形成される第２の電極と、第１の電極と第２の電極との間に設けられる有機分子層であって、有機分子層を構成する抵抗変化型分子鎖の一端が第１の電極と化学結合し、抵抗変化型分子鎖の他端と第２の電極との間に空隙が存在する有機分子層と、を備える有機分子メモリ。例文帳に追加

An organic molecule memory comprises a first electrode; a second electrode formed of a material different from that of the first electrode; and an organic molecule layer provided between the first electrode and the second electrode, one end of a resistance change type molecular chain constituting the organic molecule layer being chemically coupled with the first electrode and an air gap being present between the other end of the resistance change type molecule chain and the second electrode. - 特許庁

更に，複数のノード１のうちから選択された結合処理ノードは，複数のノード１の主記憶装置１１それぞれの，障害情報１２ｂが記憶された領域を含む少なくとも一部の領域を読み出し，読み出された障害情報１２ｂを複数のノード１から選択された一のノードに含まれるブリッジ回路１４を介して該一のノードに含まれる不揮発性メモリ１２に書き込む。例文帳に追加

A connection processing node selected from a plurality of nodes 1 reads at least a part of area including an area, which stores the failure information 12b in the respective main storage devices 11 of a plurality of nodes 1, and writes the read failure information 12b in a non-volatile memory 12 included in one node via a bridge circuit 14 included in one node selected from a plurality of nodes 1. - 特許庁

立方体形状のケーシング４に、ＣＰＵ６やメモリＩＣ１０及び入出力インターフェース１４などのコンピュータ構成要素が内蔵され、ケーシング４の六面の各々の内側に、他の同じ構造のコンピュータと隣接したとき、隣接したコンピュータの入出力インターフェースがコードレスで結合するための信号伝達素子２２，２４が配設されている。例文帳に追加

Computer components such as CPU 6, memory IC 10 and input/ output interface 14 are built in a cubic casing 4 and signal transmitting elements 22 and 24, to which the input/output interface of the adjacent computer is to be cordlessly combined when being adjacent to the other computer of the same structure, are arranged inside the respective six faces of the casing 4. - 特許庁

集積回路装置メモリアレイのためのローカル書込ドライバ回路は、グローバル書込データ線とローカル書込データ線との間に相補なデータ信号を結合するために書込イネーブル信号を１つしか必要としないことにより、従来の実現例に見られるような相補な書込イネーブル信号を供給する必要を回避する。例文帳に追加

The local write-in driver circuit for an integrated circuit device memory array requires only one write-in enable-signal for coupling complementary data signals between a global write-in data line and a local write-in data line, the circuit does not require to supply the complementary write-in enable- signal as conventional embodiment. - 特許庁

複数の第１，第２ディレクタと、第１，第２ディレクタ・ボードのかかる１つの上の第１，第２ディレクタに結合されている入出力ポートと、１対の出入力ポートとを有するクロスバー・スイッチとを有するシステム・インターフェースとキャッシュ・メモリを有するデータ転送部が設けられている。例文帳に追加

This system is provided with a data transfer part, having a cache memory together with a system interface having plural first and second directors and a crossbar switch, having an input/output port coupled to such first and second directors higher than first and second director boards and a pair of output/input ports. - 特許庁

本発明は、固定層と接して弱く反強磁性結合しているフェリ磁性構造の磁化反転層を磁化反転制御層からの磁場で反転させる構造とし、磁化反転制御層の磁化方向を磁化反転層の両サイドに互いに向き合った状態に固定させたことを特徴とする不揮発性磁気メモリに関する。例文帳に追加

The invention relates to a nonvolatile magnetic memory in which a magnetization inversion layer of a ferrimagnetic structure antiferromagnetically coupled weakly with a stationary layer is reversed by a magnetic field from magnetization inversion control layers and the magnetization directions of the magnetization inversion control layers are fixed being faced to both sides of the magnetization inversion layer. - 特許庁

標準パーティションは、制御プログラムを実行するセルを含み、共有メモリを介してＩ／Ｏプロセッサセルに結合され、ＩＯＰセルへの接続の要求に応答して、Ｉ／Ｏプロセッサセルと通信するエンロールされ、このパーティションからＩ／Ｏデバイスに向けられたＩ／Ｏ要求は、Ｉ／Ｏプロセッサセルにより制御される共有Ｉ／Ｏ資源にわたって分配される。例文帳に追加

In response to a request to connect to the IOP cell, I/O requests directed to the I/O devices from the enrolled partition in communication with the I/O processor cell, are distributed over shared I/O resources controlled by the I/O processor cell. - 特許庁

複数のプロセッサと複数のメモリからなるプロセッサブロックが複数個アドレス結合装置を介して複数のＩ／Ｏブロックと接続された構成のマルチプロセッサシステムにおけるアドレススヌープ方法において、任意の１つのプロセッサブロックからアクセスリクエストが発生したときに、前記アクセスリクエストに対して応答するか否かを判断するアドレススヌープ処理を、各Ｉ／Ｏブロックに代わって前記アドレス結合装置において行うように構成する。例文帳に追加

In the address snoop method for the multi-processor system in which the processor block including a plurality of processors and a plurality of memories is connected to the plurality of I/O blocks via a plurality of address joint devices, when an access request is generated from one optional processor block, the address joint device performs, instead of each I/O block, address snoop processing to determine whether to respond to the access request or not. - 特許庁

無線通信網へのアクセスを要求するとともに、前記無線通信網の無線クライアント装置から通信のための認証を取得するように構成された少なくとも１つのプロセッサであって、前記少なくとも１つのプロセッサは前記無線クライアント装置から認証を取得した後で前記無線通信網を介した通信を開始するように構成されている少なくとも１つのプロセッサと、それに結合されたメモリを具備する無線装置により実行する。例文帳に追加

The method is executed by a wireless device including at least one processor configured to request access to the wireless communication network and obtain authentication for communication from a wireless client device of the wireless communication network, the at least one processor being configured to start communication via the wireless communication network after obtaining authentication from the wireless client device, and a memory connected the processor. - 特許庁