「Clock In」に関連した英語例文の一覧と使い方(101ページ目) - Weblio英語例文検索

To provide a clock signal generating method which eliminates the need for magnetically recording and pasting an encoder sheet, suppressing a time for generating a clock signal and man-hours for its preparation, and which is relatively storing against a change in the state of reflecting plane, and also suppresses jitters caused by shaft vibrations of the magnetic disk.例文帳に追加

磁気での記録やエンコーダシートの貼り付けを必要とせず、クロック信号生成に伴う時間および準備工数を抑え、さらに反射面の状態変化に比較的強く、かつ磁気ディスクの軸振動に起因するジッタを抑えるクロック信号生成方法を提供する。 - 特許庁

To provide a layout-design method and a layout-design program, capable of simply providing a securement of a power source main line for supplying a stable power voltage and a preferred clock tree structure, by arranging a capacitor between power sources, and to provide a clock driver in the region under the power source wiring.例文帳に追加

電源配線の直下領域に電源間容量とクロックドライバとを配置して、安定した電源電圧を供給する電源幹線の確保と好適なクロックツリー構造とが簡便に提供可能なレイアウト設計方法、およびレイアウト設計プログラムを提供すること。 - 特許庁

The such-converted data signal and clock are performed data process by a main circuit 4, whereby when operations of the main circuit 4 are tested by a tester, a various-purpose logic tester operating in synchronism with the clock of a frequency f/N is directly connected to the main circuit 4, thereby inspecting it.例文帳に追加

このように変換されたデータ信号とクロックを主回路４でデータ処理を行うようにすることで、該主回路４の動作をテスタで検査するとき、周波数ｆ／Ｎのクロックに同期して動作する汎用のロジックテスタを主回路４に直接接続して検査することができる。 - 特許庁

The DFFs 12A, 12B, and 12D separately output data signal R.G.B taken in at the rising timing of the clock signal SCK and the display data signal R.G.B taken at the falling timing of the clock signal SCK, to a sampling memory circuit 14.例文帳に追加

また、ＤＦＦ１２Ａ・１２Ｂ・１２Ｄは、クロック信号ＳＣＫの立ち上がりのタイミングで取り込んだ表示用データ信号Ｒ・Ｇ・Ｂと、クロック信号ＳＣＫの立ち下がりのタイミングで取り込んだ表示用データ信号Ｒ・Ｇ・Ｂとを、独立してサンプリングメモリ回路１４に出力する。 - 特許庁

The clock signal reproduced from a clock signal track reflects rotation run-out of a spindle motor in a disk apparatus and the rotation run-out is used as a trigger to highly accurately synchronize arrangement of an effective region of the patterned medium with the timing of recording magnetic field polarity inversion.例文帳に追加

クロック信号トラックから再生されるクロック信号は、ディスク装置におけるスピンドルモータの回転ムラを反映しており、これをトリガーとして用いることによりパターン媒体の有効領域の配列と記録磁界極性反転のタイミングを高精度にリアルタイムで同期をとる。 - 特許庁

The selector line selectively outputs all m-bits of the weight number setting resistor or the m-bits in which 0 is added by k-bits to the highest-order side of the (m-k) bits except the k-bit of the lowest-order to the weight control circuit 115 according to a clock selection signal S0 showing the change of clock frequency.例文帳に追加

セレクタ列はクロック周波数の変化を示すクロック選択信号Ｓ０により、ウエイト数設定レジスタの全ｍビットか最下位のｋビットを除く（ｍ−ｋ）ビットの最上位側に０をｋビット加えたｍビットかを選択してウエイト制御回路１１５へ出力する。 - 特許庁

When a fault occurs in the middle of lines, the exchange 101_2 that detects the fault, sends an AIS cell to a clock synchronizing switching OAM connection 109 and the terminal exchange 101_4 switches a port (f) to which the synchronizing clock should be inputted, to a port (g) and redirects an RDI cell.例文帳に追加

途中の回線に障害が発生するとこれを検出した交換機１０１_２はクロック同期切替用ＯＡＭコネクション１０９にＡＩＳセルを送出し終端の交換機１０１_４は同期用クロックを入力するポートｆをポートｇに切り替えてＲＤＩセルを折り返す。 - 特許庁

The operator 59 stands by until a clock is again applied and issues an opening command to the shutter controller 57 when the clock is applied and the shutter 46 is located at an opening position by the shutter controller 57, and the operator 59 takes in the signal given from an A/D converter 58 at a point of time reaching obtaining timing.例文帳に追加

演算器59は、再びクロックが与えられるまで待機し、それが与えられた場合、開指令をシャッタ制御器57に与え、シャッタ制御器57にシャッタ46を開位置に位置させた後、取得タイミングに達した場合、Ａ／Ｄ変換器58から与えられる信号を取り込む。 - 特許庁

The sound reproduction device 10 is provided with a trigger monitor site 12 that monitors an input of a trigger signal TG_n, a plurality of sound output sites 21_n which are asynchronous with each other for reproducing a sound signal and outputting it, and a word clock generator 14 for generating a clock in the unit of words.例文帳に追加

音声再生装置１０は、トリガ信号ＴＧ_ｎの入来を監視するトリガ監視サイト１２と、音声信号を再生して出力する互いに同期が確保されていない複数の音声出力サイト２０_ｎと、ワード単位でクロックを生成するワードクロック生成器１４とを備える。 - 特許庁

This system, this device, and this method make use of a time-based counter circuit configuration in which a fixed frequency clock is derived from a PLL of a clock generation circuit of the microprocessor and is used to be fed to external and internal timebase logic and a timebase accumulator counter.例文帳に追加

本システム、装置、および方法は、固定周波数クロックが、マイクロプロセッサのクロック生成回路のＰＬＬから導出され、外部タイムベース・ロジックおよび内部タイムベース・ロジックならびにタイムベース・アキュムレータ・カウンタに供給するのに使用される、タイムベースト・カウンタ回路構成を利用する。 - 特許庁

An n-bit data signal in response to a high-speed clock of a frequency f to be input from the outside is made N times by a data signal conversion part 2, to convert it into an N×n-bit data signal, and also a clock of frequency f to be input from externally is divided 1/N times by a divider 3.例文帳に追加

外部より入力される周波数ｆの高速のクロックに対応したｎビットのデータ信号を、データ信号変換部２でＮ倍して、Ｎ×ｎビットのデータ信号に変換するとともに、外部より入力される周波数ｆのクロックを、分周器３で１／Ｎ倍に分周する。 - 特許庁

The recording region of a disk-shaped recording medium 1 is sectioned into a plurality of zones 2a to 2f that are sequentially adjacent in the radial direction, a clock for recording and reproduction is allocated to each of the zones 2a to 2f, and data are recorded/reproduced according to the clock allocated to each of the zones 2a to 2f.例文帳に追加

ディスク状記録媒体１の記録領域を、半径方向に順次隣接する複数のゾーン２ａ〜２ｆに区画し、各ゾーン２ａ〜２ｆごとに、記録再生用のクロックを割り当て、各ゾーン２ａ〜２ｆごとに割り当てられたクロックによりデータの記録／再生を行なう。 - 特許庁

In a state the prescribed word line WL is activated, the column selector 12 sequentially selects predetermined writing control circuits WC for each one clock, and the selected writing control circuits WC activate the corresponding write drivers for a period of one clock or more.例文帳に追加

カラムセレクタ１２は、所定のワード線ＷＬが活性化された状態で、１クロックごとに所定の書き込み制御回路ＷＣを順次選択し、選択された書き込み制御回路ＷＣは、１クロック以上の期間に亘って対応するライトドライバＷＤを活性化させる。 - 特許庁

Thereby, since wavelength of transmitted radio waves by the ground radio device 20 can be set suitable for the railroad vehicle, the time is certainly corrected in comparison with the case of directly correcting the time of the clock of the vehicle based on the time information on a radio clock and a GPS.例文帳に追加

これにより、地上無線装置２０による送信電波の波長を鉄道車両に適したものとすることが可能となるので、電波時計やＧＰＳの時刻情報に基づいて直接的に車両の時計の時刻を補正する場合に比べて、確実に時刻を補正することができる。 - 特許庁

The CLK'[1] is selected from a clock signal CLK[1] having a constant frequency or a clock signal generated via a one-shot pulse generating circuit 1PLS whenever output voltage in an output power supply node VO drops by a mode setting signal SMOD.例文帳に追加

このＣＬＫ’［１］は、一定の周波数を持つクロック信号ＣＬＫ［１］か、あるいは出力電源ノードＶＯにおける出力電圧が低下する毎にワンショットパルス生成回路１ＰＬＳを介して生成されるクロック信号かをモード設定信号ＳＭＯＤによって選択したものである。 - 特許庁

The liquid crystal control CPU 501 instructs the clock generator 505 to change a clock frequency to a second frequency F2 from a first frequency F1 when a drawn result obtained in accordance with a prize winning of a play ball satisfies a previously set prescribed condition.例文帳に追加

液晶制御ＣＰＵ５０１は、遊技球の入賞に応じて行われる抽選結果が、予め設定された所定条件を満たす場合に、クロックジェネレータ５０５に対して、第１周波数Ｆ１から第２周波数Ｆ２にクロック周波数を変更する旨の指示を行う。 - 特許庁

To ensure timing margin of serial parallel conversion at an output stage, even when the timing adjustment for a parallel clock and a serial clock is difficult in the configuration, where parallel input data are parallel-serial converted and an LSI is used to process the converted signal.例文帳に追加

パラレル入力データをパラレルシリアル変換してからＬＳＩで信号処理を行い、その結果をシリアルパラレル変換して出力する構成で、パラレル用クロックとシリアル用クロックのタイミング調整が難しい場合でも、出力段におけるシリアルパラレル変換のタイミングマージンを確保できるようにする。 - 特許庁

The circuits Ub1 to Ubn+2 supply X clock signals XCK and inverse X clock signals XCBK to the circuits Ua1 to Uan+2 during an interval in which either one of the input or the output signals of the corresponding circuits Ua1 to Uan+2 become active.例文帳に追加

各制御単位回路Ｕb1〜Ｕbn+2は対応するシフトレジスタ単位回路Ｕa1〜Ｕan+2の入力信号と出力信号のうち、いずれか一方の信号がアクティブとなる期間において、Ｘクロック信号ＸＣＫと反転Ｘクロック信号ＸＣＫＢをシフトレジスタ単位回路Ｕa1〜Ｕan+2に供給する。 - 特許庁

To provide a waveform equalizer which is capable of applying high-frequency band enhancement to a read signal without increasing inter-symbol interference even if the shortest run length of the read signal is below twice the clock period in a channel clock signal and a recorded information reproducing device.例文帳に追加

読取信号の最短ランレングスがチャンネルクロック信号におけるクロック周期の２倍以下であっても、符号間干渉を増大させることなく、この読取信号に対して高域強調をかけることができる波形等化器および記録情報再生装置を提供することを目的とする。 - 特許庁

The second frequency is a plurality of times as high as the first frequency, Output timing which is equal to or earlier than the cycle start phase of the clock signal output from the clock terminal can be selected in the command and address signal output from the command and the address terminal.例文帳に追加

前記第２の周波数は第１の周波数の複数倍とされ、前記コマンド及びアドレス端子から出力されるコマンド及びアドレス信号には前記クロック端子から出力されるクロック信号のサイクル開始位相と同等又はそれよりも早い出力タイミングが選択可能にされる。 - 特許庁

The selecting circuit 300 has its input terminals and output terminals connected so that a clock signal having a phase difference 2ns in 10 phase clock signals PHA1 to PHA10 is supplied to output terminals t1b to t10b.例文帳に追加

選択回路３００は、入力端子ｔ１ａ−ｔ１０ａに供給された１０相クロック信号ＰＨＡ１−ＰＨＡ１０のうち、位相差が２ｎｓであるクロック信号を出力端子ｔ１ｂ−ｔ１０ｂに供給するように入力端子と出力端子とを接続する。 - 特許庁

To provide an image forming apparatus reducing radiation noise by using clock signals output from SSCG for an acting clock signal of a control circuit for executing a registration correction process and at the same time securing high correction accuracy in the registration correcting process.例文帳に追加

レジスト補正処理を実行する制御回路の動作クロック信号にＳＳＣＧから出力されるクロック信号を用いることによって放射ノイズを低減すると共に，該レジスト補正処理において高い補正精度を確保することのできる画像形成装置を提供すること。 - 特許庁

A CLK (clock)/power supply control circuit 9 performs an operation switching a clock frequency from a high frequency to a low frequency when the comparison in the circuit 8 indicates the temperature of the CPU 1 becomes higher and next switches a power supply voltage from a high voltage to a low voltage when a timer 12 counts up.例文帳に追加

ＣＬＫ／電源制御回路９は、比較回路８の比較結果が、ＣＰＵ１の温度が大になった時、クロック周波数を高周波から低周波に切り換える動作を行い、次いで、タイマ１２がカウントアップした時点で電源電圧を高電圧から低電圧に切り換える。 - 特許庁

A 2nd feedback circuit 113 is connected to the clock output terminal 103 and a 2nd driver array 107, generates a 2nd feedback pulse in response to switching of a buffered clock pulse from a low level into a high level and gives the 2nd feedback pulse to the 1st driver array 107.例文帳に追加

第２のフィードバック回路１１３は、クロック出力に接続され、バッファされたクロック・パルスが高電圧レベルから低電圧レベルにスイッチするのに応答して、第２のフィードバック・パルスを発生し、第２のドライバ列１０７に接続され、第２のフィードバック・パルスをそこに加える。 - 特許庁

To provide a personal information assistant device that can be configured to be small even while a wave clock is applied and in which time can be more surely corrected by a standard radio wave for the wave clock and to provide its charger and charging system.例文帳に追加

電波時計を適用しながらも携帯情報端末装置を小型に構成でき、電波時計用標準電波による携帯情報端末装置の時刻補正をより確実に実行可能とする携帯情報端末装置、その充電器及び充電システムを提供する。 - 特許庁

The clock abnormality detection circuit is provided with a first capacitor 13 to be charged by being synchronized with a clock input signal, second capacitor 23 to be charged in a period when the first capacitor 13 is not charged and a judging circuit that detects that either one of these capacitors discharges.例文帳に追加

クロック入力信号に同期して充電される第１の容量１３と、第１の容量１３が非充電の期間に充電される第２の容量２３と、これらの容量のうちいずれか一方でも放電したことを検知する判定回路とを備えている。 - 特許庁

The operation clock of a variable frequency divider 22 is set at a value two times the operation clock of the variable divider 16, and is increased or decreased by one frequency division with respect to a normal frequency division ratio twice a phase comparison cycle, depending on a result of phase comparison in the phase comparator 10.例文帳に追加

可変分周器２２の動作クロックは可変分周器１６の動作クロックの２倍に設定され、位相比較器１０での位相比較結果に応じて、位相比較周期ごとに２回、通常の分周比に対して１分周増加または１分周減少される。 - 特許庁

In order to evaluate the quality of a signal recorded on an optical recording medium, etc., a target signal is obtained based on a predetermined data string and a predetermined partial response characteristic, and for each clock cycle, an equalization error is calculated that is a difference between the target signal and a signal reproduced for each clock cycle.例文帳に追加

光ディスク媒体等に記録された信号の品質を評価するために、所定のデータ列及び所定のパーシャルレスポンス特性から目標信号を求め、当該目標信号と、クロック周期毎の再生信号との差異である等化誤差をクロック周期毎に算出する。 - 特許庁

Authentication processing is executed (Step S1), and if the authentication processing is successful (Yes in Step S2), information for correcting date and time information is sent to the real time clock (Step S4) and the date and time information of the real time clock is changed according to the information sent (Step S5).例文帳に追加

認証処理を実行し（ステップＳ１）、前記認証処理が成功した場合（ステップＳ２のＹｅｓ）に日時情報を更正するための情報を第２リアルタイムクロックに送信し（ステップＳ４）、送信された情報に基づいて第２リアルタイムクロックの日時情報を変更する（ステップＳ５）。 - 特許庁

Input serial data including data of one bit at the points of respective time of rise and fall of a basic clock are divided into even data at the time of rise of an external basic clock and odd data at the time of fall by a demultiplexer DE-MUX, and they are written in memory cell arrays SAe, SAo respectively.例文帳に追加

基本クロックの立上りと立下りのそれぞれの時点で１ビットずつのデータを含む入力シリアルデータをデマルチプレクサＤＥ−ＭＵＸで外部基本クロック立上り時のｅｖｅｎデータと立下り時のｏｄｄデータに分け、それぞれメモリセルアレイＳＡｅ、ＳＡｏに書き込む。 - 特許庁

Next, a 2nd clock 119 is inputted, and the slew rate of the output buffer 114 is made to increase or decrease so that the phase of the second clock 119 is made in identical with a second differential buffer output signal 220 which starts when the transmission path sending out signals 113 are a 2nd reference voltage 152 or more.例文帳に追加

次に第２のクロック１１９を入力し、第２のクロック１１９と伝送路送出信号１１３が第２の参照電圧１５２以上のとき立ち上がる第２の差動バッファ出力信号２２０の位相を一致させるように出力バッファ１１４のスルーレートを増減させる。 - 特許庁

By setting a read-out clock from the FIFO 51, 52 to, for example, a frequency of the half of write-in clock for the FIFO 51, 52, after a time base of data supplied to the maximum likelihood decoders 61, 62 is extended, data are supplied to the maximum likelihood decoders 61, 62.例文帳に追加

ＦＩＦＯ５１，５２に対する書き込みクロックに対し、ＦＩＦＯ５１，５２からの読み出しクロックを例えば１／２の周波数に設定することにより、最尤復号器６１、６２に供給されるデータの時間軸が伸長された上で、最尤復号器６１、６２に供給される。 - 特許庁

In a server unit 400, a clock-time comparator 313 acquires the scheduled decoding clock-time information for decoding a video packet and RTT for transferring the video packet to a client unit 400 via a network and computes the time necessary for retransmitting the video packet on the basis of RTT.例文帳に追加

サーバ装置４００の時刻比較手段３１３により、映像パケットをデコードするデコード予定時刻情報と、映像パケットをネットワーク２００を介して端末装置４００へ転送する際のＲＴＴを取得し、ＲＴＴから映像パケットを再送する時間を演算する。 - 特許庁

In a clock signal distribution circuit constituted of a plurality of buffering stages, a wiring layer which is formed on an upper layer side out of a plurality of wiring layers and whose film thickness is large is used as at least a part of a clock signal line of a signal source side, so that increase of wiring resistance can be restrained.例文帳に追加

複数のバッファリング・ステージよりなるクロック信号分配回路において、信号源側の少なくとも一部のクロック信号線には、複数の配線層の内の上層側に形成された、膜厚が厚い方の配線層を用いるので配線抵抗が抑制できる。 - 特許庁

After level holding, a state signal ST indicating no selection of all clock signals is outputted and in response to the state signal, an enable signal EN for validating the selection of all clock signals is generated to validate the selection of a new input signal by the select signal SEL.例文帳に追加

このレベル保持の後、全クロック信号の無選択を示す状態信号ＳＴが出力され、これに応じて、全クロック信号の選択を有効化するイネーブル信号ＥＮが生成されて、選択信号ＳＥＬによる新たな入力信号の選択が有効化される。 - 特許庁

The imaging apparatus includes: a first subset of photosensors; a counter for repeatedly outputting a clock count to a predetermined maximum count number; and a controller for changing an integration state of the first subset of the photosensors in response to the clock count reaching a predetermined first number.例文帳に追加

光センサの第１のサブセットと、クロック・カウントを所定の最大数まで繰り返し出力するためのカウンタと、所定の第１の数を達成するクロック・カウントに応答して、光センサの第１のサブセットの蓄積状態を変化させるコントローラと、を備えるイメージング装置である。 - 特許庁

A CPU 44 outputs a clock signal SYSCLK to a judging part 220 within a period of a first operation mode, and on the other hand, does not output the clock signal SYSCLK to the judging part 220 within a period of a second operation mode for suppressing power consumption more than in the first operation mode.例文帳に追加

ＣＰＵ４４は、第１の動作モードの期間内に判定部２２０にクロック信号ＳＹＳＣＬＫを出力する一方、第１の動作モードよりも電力の消費を抑制する第２の動作モードの期間内に判定部２２０にクロック信号ＳＹＳＣＬＫを出力しない。 - 特許庁

A phase adjusting circuit 5b in the timing circuit 5 calculates and shift the supply timing of clock signals CKS according to the monitored delay amount and optimizes the clock signals CKS, i.e., the timing (the phase difference) between the sampling signal of a video signal DAT (digital audio tape) and a video signal DAT.例文帳に追加

タイミング回路５内の位相調整回路５ｂは、この遅延量を基にクロック信号ＣＫＳの供給タイミングを算出してずらし、クロック信号ＣＫＳ、すなわち、映像信号ＤＡＴのサンプリング信号と、映像信号ＤＡＴとのタイミング（位相差）を最適化する。 - 特許庁

The duty ratio of at least one of the clock signals CLK1, CLK2, CLK3 can be changed by changing the duty ratio of at least one of output buffer signals outputted from respective buffer circuits 10-0A, 10-1A, 10-2A, 10-3A included in the clock generation circuit 1A.例文帳に追加

クロック生成回路１Ａに含まれるバッファ回路１０−０Ａ，１０−１Ａ，１０−２Ａ，１０−３Ａの各々から出力される出力バッファ信号の少なくとも一つのデューティ比を変化させることによって、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３の少なくとも一つのデューティ比を変化させることができる。 - 特許庁

The recording and reading method of the optical data is performed in such manner that the data band including the plural adjacent data tracks and recording control tracks are simultaneously recorded and the all tracks are synchronized with a common data clock, and each control track is provided with the repeated patterns of the marks synchronized with the definite center and the data clock.例文帳に追加

光データ記録及び読出し方法は、複数の隣接データトラックを含むデータバンドと記録制御トラックを同時に記録し、全てのトラックは共通のデータクロックに同期し、各制御トラックは明確な中心とデータクロックに同期したマークの繰返しパターンを有する。 - 特許庁

The clock-style time chart is configured in such a way that: a time table is converted into a clock-type display style; time blocks of weekday column going around the outside and time blocks of holiday column inscribed the inside are formed; and positions of the time blocks are freely moved and displayed on a liquid crystal screen.例文帳に追加

時刻表を、時計型の表示スタイルに変換し、外側を外周する平日欄の時刻ブロックと、内側に内接する休日欄の時刻ブロックを作り、時間ブロックの位置を自由に移動させて、液晶画面に表示する形態を特徴とした時計スタイルの時刻図表である。 - 特許庁

After operated at a high frequency clock, transmitting tire internal information acquired in the pressure sensor 24 and the temperature sensor 25 to an external receiving device at constant time intervals and transmitting the tire internal information, the CPU 21 is operated at a low frequency clock until a constant time interval passes.例文帳に追加

また、高周波数クロックで動作して、圧力センサ２４と温度センサ２５で取得したタイヤ内情報を外部受信装置に一定の時間間隔で発信し、タイヤ内情報を発信した後、一定の時間間隔が経過するまで低周波数クロックで動作する。 - 特許庁

Phase correcting parts 4301-430n perform phase corrections respectively corresponding to (n) pieces of candidate values ϕ1-ϕn of the initial phase, and clock delay correcting parts 4301-430n estimate the clock delay while using a QPSK signal returning the offset component of quadrature or in-phase component of this phase corrected signal original.例文帳に追加

位相補正部４３０は、初期位相のｎ個の候補値φ１〜φｎのそれぞれに対応した位相補正を行い、クロックディレイ補正部４３０は、この位相補正後の信号の直交成分または同相成分のオフセット分を元に戻したＱＰＳＫ信号を用いてクロックディレイを推定する。 - 特許庁

In the thin film transistor circuit provided with a shift register, a differential amplification circuit for amplifying a voltage difference between a first clock signal and a reference voltage signal is used to obtain a pair of clock signals ϕ and ϕ^* to be inputted to a shift register part of the thin film transistor.例文帳に追加

シフトレジスタを備えた薄膜トランジスタ回路において、前記薄膜トランジスタのシフトレジスタ部に入力する一対のクロック信号φおよびφ＊を、第１のクロック信号および参照電圧信号の電圧差を増幅する差動増幅回路を用いて得ることを特徴とする薄膜トランジスタ回路。 - 特許庁

In accordance with a variant value (V) of a deviation value between the reproduction time and the corresponding time indicated by the clock and a means value (M) of the variant value, the clock is initialized according to the reproduction time indicated by the time stamp (107) or the reproduction of frames is regulated (109, 110).例文帳に追加

再生時刻と上記クロックによって示される対応した時刻の間の偏差値の分散値（Ｖ）と分散値の平均値（Ｍ）に応じて、上記クロックがタイムスタンプによって示される再生時刻にしたがって初期化されるか（１０７）、フレームの再生が調整される（１０９、１１０）。 - 特許庁