「Clock In」に関連した英語例文の一覧と使い方(98ページ目) - Weblio英語例文検索

This device has a termination means which discriminates the state of reference clock signals 1 supplied from the outside according to a down signal 21 of a phase comparator 3, and terminates oscillation of a VCO 6 if there is no change in the reference clock 1 for a certain period of time.例文帳に追加

外部から供給される基準クロック信号１の状態を位相比較器３のＤＯＷＮ信号２１より判別し、一定の期間基準クロック１に変化が見られない時にはＶＣＯ６の発振を停止させる停止手段を備えている。 - 特許庁

A reference clock is generated from a wobble signal which is obtained from a light reflection signal by the wobble groove and the light emission timing of a laser is controlled to change the shift amount of each recording mark position concerning the leading edge of the reference clock in accordance with multi-level recording data.例文帳に追加

ウォブル溝による光反射信号から得られたウォブル信号から基準クロックを生成し、基準クロックの立上りエッジに対する各記録マーク位置のシフト量を多値記録データに対応させて変化させるようにレーザの発光タイミングを制御する。 - 特許庁

A mode setting section 22 of a digital camera 10 gives a setting selected from a still picture photographing mode or a movie mode to a system control section 24 a clock selection section 26 is controlled in response to a setting by the system control section 24 to select clocks f1, f2 from a system clock generating section 20.例文帳に追加

ディジタルカメラ10は、モード設定部22で静止画撮影モードまたはムービーモードから選んだ設定をシステム制御部24に供給し、クロック選択部26がシステム制御部24による設定に応じた制御を受けてシステムクロック生成部20からのクロックf1, f2が選択される。 - 特許庁

When a clock light is cast on a light absorptive layer 205, electron-hole pairs are generated to change the carrier density in this layer, causing the characteristic impedance of an electric signal transmission line 102 to be changed and hence the electric signal transmission speed to be changed, thus synchronizing data signals with the clock light.例文帳に追加

クロック光を光吸収層２０５に照射したとき電子・正孔対が発生し、この層でのキャリア密度の変化により電気信号伝送路１０２の特性インピーダンスが変化し電気信号伝送速度が変化して、データ信号がクロック光に同期する。 - 特許庁

If receiving a temperature abnormality signal under the situation where the CPU 41 operates on a clock signal of the reference frequency and a CPU in a module 2 is stopped, a setting part 52b controls an adjusting part 42 to set the frequency of the clock signal to a low frequency.例文帳に追加

設定部５２ｂは、ＣＰＵ４１が基準周波数のクロック信号で動作し、かつ、モジュール２内のＣＰＵが停止している状況下で温度異常信号を受け付けると、調整部４２を制御してクロック信号の周波数を低周波数に設定する。 - 特許庁

In the recording device, the pulse width adjustment resolution ability (time width) of a recording head drive pulse signal for ejecting ink is matched with the integral times the modulation cycle of a spread spectrum processed clock means by means of a drive pulse signal synchronized with a spread frequency spread clock signal.例文帳に追加

周波数拡散された拡散クロック信号に同期した駆動パルス信号によりインクを吐出する記録ヘッド駆動パルス信号のパルス幅調整分解能（時間幅）をスペクトラム拡散クロック手段の変調周期の整数倍と一致させるようにした。 - 特許庁

The data receiving apparatus 12 samples the test data using an internal clock with a system clock multiplied by two or more times and fetches the data into a capture circuit 23 system, and in a data fetch timing control section 24, optimal data fetch timing is selected from the fetched data and set.例文帳に追加

データ受信装置１２は、システムクロックを数倍に逓倍した内部クロックによりテストデータをサンプリングしてキャプチャ回路２３に取り込み、データ取り込みタイミング制御部２４において上記取り込みデータから最適のデータ取り込みタイミングを選択して設定する。 - 特許庁

In the driving circuits of the respective stages, the control data inputted from the previous stage is held in a first data holding means in synchronization with a clock signal CLK and further the data held in the first data holding means is held in a second data holding means in synchronization with a latch signal XLAT.例文帳に追加

各段の駆動回路では、前段より入力される制御データが、クロック信号ＣＬＫに同期して第１のデータ保持手段に保持され、さらに第１のデータ保持手段の保持データが、ラッチ信号ＸＬＡＴに同期して第２のデータ保持手段に保持される。 - 特許庁

To provide a circuit and a method for detecting a synchronous mode in a semiconductor memory device by which a synchronous mode can be distinguished from a non-synchronous mode by enabling a synchronous mode signal when a clock is input and disabling a synchronous mode when the clock is not input, in the circuit and method for the detecting synchronous mode in the semiconductor memory device.例文帳に追加

半導体記憶装置の同期モード検出回路及び方法に関するものであり、クロックが入力されれば同期モード信号をイネーブルにし、クロックが入力されなければ同期モードをディセーブルにすることによって、同期モードと非同期モードとを区分することができる半導体記憶装置の同期モード検出回路及び方法を提供する。 - 特許庁

To provide a clock synchronization scheme and a data transmission system for reducing the influence of jitters due to variation in a packet receiving timing in a receiver side, if a system clock of a transmitter side must be synchronized with that of the receiver side when stream data are distributed in a network having a varying passing time and a packet including time stamp information is transmitted from the transmitter side.例文帳に追加

通過時間が変動するネットワークでストリームデータを配信し、送信側からタイムスタンプ情報を含むパケットを送信し、送信側と受信側のシステムクロックを同期させる必要がある場合に、受信側でのパケット受信タイミングのばらつきによるジッタの影響を低減するクロック同期方式およびデータ伝送システムを提供すること。 - 特許庁

The address generators 540 and 550 generate a writing address for writing a video signal in response to a first clock signal synchronizing with an input video signal, and generates a reading address for reading a video signal in response to a second clock signal having fixed frequencies, and compares the writing address with the reading address in response to first and second comparator signals.例文帳に追加

アドレス生成器は入力映像信号に同期する第１クロック信号に応答して映像信号を書込むための書込みアドレスを発生させ、固定された周波数を有する第２クロック信号に応答して映像信号を読出すための読出しアドレスを発生させ、第１、第２比較信号に応答して書込みアドレスと読出しアドレスとを補正する。 - 特許庁

To prevent erroneous setting and gradual deviation of a date and a time of a clock to be used for determining the acquisition date and time of organism information in a health control system, and to rightly adjust the clock of organism information acquisition means installed in a plurality of places different in time zone and execution/non-execution of the summer time to a local time.例文帳に追加

本発明は、健康管理システムにおいて生体情報の取得日時の決定に用いられる時計の日時が誤って設定されたり次第にずれたりするのを防止すると共に、タイムゾーンやサマータイム実施の有無が異なる複数の場所に設置された生体情報取得手段の時計をローカル時刻に正しく合わせることを課題とするものである。 - 特許庁

The influence of the SET phenomenon is excluded by providing a delay time in a clock, but in order to prevent a hold time from being increased by the delay time, a leading-edge delayed clock is input to one of the storage nodes in such a way that the transition from the storage node and whole of the latch modes to through modes can be delayed.例文帳に追加

ＳＥＴ現象の影響をクロックに遅延時間を設けることにより排除するが、その遅延時間によってホールド時間が増加させられることを防止するために、一方の記憶ノードへは、その記憶ノード及び全体のラッチモードからスルーモードへの移行が遅延させられるような前縁エッジ遅延クロックが入力される。 - 特許庁

To provide a timing verifying device and a timing verifying method capable of performing a static timing verification when a clock is generated internally and further performing the static timing verification in a short time even when many parts that do not synchronize with an external clock in static timing verification in developing an LSI.例文帳に追加

本発明は、ＬＳＩを開発する上での静的タイミング検証において、内部でクロックを生成させている場合にも、静的タイミング検証が行え、さらに外部クロックに同期しない部分が多い場合にも、短時間で静的タイミング検証が行えるタイミング検証装置およびタイミング検証方法を提供することを課題とする。 - 特許庁

The weight coefficient map is provided corresponding to lengths of notes used in a musical performance, and the weight coefficient is 0 corresponding to a clock 0, linearly increases in a period of starting t1 clocks, is a weight coefficient 1 corresponding to a clock t1 and the weight coefficient 1 for a period of following t2 clocks, and linearly decreases in a period of subsequent t3 clocks.例文帳に追加

重み係数マップは、演奏時に使用される音符の長さそれぞれに対応して設けられ、クロック０で重み係数は０、最初のｔ１クロック分の期間はリニアに増加し、クロックｔ１で重み係数１、その後のｔ２クロック分の期間は重み係数１、その後のｔ３クロック分の期間はリニアに減少して０になる。 - 特許庁

A managing device for contents data has the built-in clock part whose time is adjustable; when the contents data are reproduced, device time information is obtained from the built-in clock part and held in a device time information holding part while related to the contents data and file time information related to the reproduced contents data is updated.例文帳に追加

かかる課題を解決するために、時刻調整可能な内蔵時計部を有するコンテンツデータの管理装置であって、コンテンツデータの再生が行われた際に、内蔵時計部から装置時刻情報を取得してコンテンツデータと関連付けて装置時刻情報保持部に保持し、また、再生したコンテンツデータと関連付けられているファイル時刻情報を更新する。 - 特許庁

Clock signals for generating the random number output from a clock signal output circuit provided in the random number circuit are frequency-divided in a frequency divider circuit provided in a monitoring circuit and then input to a reset IC with a watchdog, and when a timer value in a watchdog circuit reaches a final value and timeout comes, abnormality signals are turned to an on state, output and input to the microcomputer for game control.例文帳に追加

また、乱数回路が備えるクロック信号出力回路から出力される乱数生成用のクロック信号を、監視回路が備える分周回路にて分周した後にウォッチドッグ付リセットＩＣに入力し、ウォッチドッグ回路におけるタイマ値が最終値に達してタイムアウトすると、異常信号をオン状態として出力し、遊技制御用マイクロコンピュータに入力させる。 - 特許庁

In the clock oscillator for semiconductor devices of a type that compares a reference voltage with first and second voltages shifting gradually generated in accordance with a preset RC delay value and generates a reference clock by inverting a logic circuit based on a result of the comparison, a reference voltage generation part is provided for changing the reference voltage in proportion with a change in the power supply voltage.例文帳に追加

基準電圧と予め設定されたＲＣ遅延値に応じて生成される徐々に遷移する第一及び第二の電圧とを比較し、その比較結果に基づいて論理回路を反転させることにより基準クロックを生成するタイプの半導体装置用クロック発信器において、前記基準電圧を電源電圧の変化に比例して変化させる基準電圧生成部を設ける。 - 特許庁

When allowable delay conditions determined on the basis of image data information and in the state of an image processing apparatus to execute image processes of this image data tend to be in the intensified state, transfer clock frequency to read image data is set to the trend to make the delay smaller and the image data stored in a memory card 27 are read in the preset transfer clock frequency.例文帳に追加

画像データの情報に基づいて及びこの画像データの画像処理を実行する画像処理装置の状態に基づいて定められる遅延許容状態がより強い傾向であるときには、より小さくなる傾向に画像データを読み出す転送クロック周波数を設定し、設定した転送クロック周波数でメモリカード２７に記憶された画像データを読み出す。 - 特許庁

Thus, servo information can always be read out from a magnetic disk 11 in the optimum state in a form in which influence of the eccentricity and the rotation unevenness of the magnetic disk and the long-time jitter of a reference clock, etc. is suppressed as much as possible.例文帳に追加

これにより、磁気ディスクの偏心及び回転ムラや基準クロックのロングタイムジッタ等の影響を極力抑えたかたちで、磁気ディスク１１からサーボ情報を常に最適な状態で読み出すことができる。 - 特許庁

In a cycle B, the image data read out in the cycle A are transferred by using a data bus (D8 to D15) of the high-order 8 bits and a liquid crystal driver 6 latches the data of D8 to D15 in a fall of SLCK (shift clock).例文帳に追加

Ｂのサイクルでは、Ａのサイクルで読み出した画像データを上位８ビットのデータバス（Ｄ８〜Ｄ１５）を使用して転送し、液晶ドライバ６は、ＳＣＬＫ（シフトクロック）の立下りでＤ８〜Ｄ１５のデータをラッチする。 - 特許庁

To provide a synchronizing circuit which is inserted nearby the center of a bus between driving entities so that data in both directions which move in the opposite directions on the bus are 'swapped' in the same clock cycle and do not collide against each other.例文帳に追加

同じクロック・サイクル中にバス上で反対方向に移動する両方向データが「スワップ」されて、衝突しないように、駆動エンティティ間のバスの中心付近に挿入された同期回路を提供すること。 - 特許庁

A scanner 107 transfers a start pulse azsp in order according to a clock signal azck to scan scanning lines AZL in line sequence and threshold voltage canceling circuits for respective pixels are driven in a unit of a stage.例文帳に追加

【解決手段】スキャナ１０７が、クロック信号ａｚｃｋに応じてスタートパルスａｚｓｐを順次転送することで走査線ＡＺＬの線順次走査を行い、段単位で各画素の閾電圧キャンセル回路を駆動する。 - 特許庁

The shift register has a multiple registers SR connected in series, receives a start pulse signal, transfers this successively in accordance with a shift clock CLK, and outputs successively a selection signal from the register in which the start pulse signal is stored.例文帳に追加

直列接続された複数のレジスタＳＲを有し、スタートパルス信号を受け入れ、これをシフトクロックＣＬＫに従って順次転送し、スタートパルス信号を格納したレジスタから選択信号を順次出力する。 - 特許庁

An accumulation unit 43 starts the accumulation of the variation Db(n) in order from the sampling clock of a corresponding later phase in the case where its polarity is not varied, and initializes a cumulative value S(n) in the case where the polarity is varied.例文帳に追加

累積部４３は、変化量Ｄｂ(ｎ)をその極性が変化しない場合に対応する位相が遅い方から順に累積し、その累積値Ｓ(ｎ)を前記極性が変化した場合に初期化する。 - 特許庁

To restrain such a problem concerning skew in a clock signal which is widely used inside a semiconductor integrated circuit that has a tendency that coping with the problem becomes difficult in accordance with micronization in manufacturing technique of a semiconductor integrated circuit.例文帳に追加

半導体集積回路の製造技術の微細化に伴い対応が難しくなる傾向がある、半導体集積回路の内部で広範囲に用いられるクロック信号に関するスキューの問題を抑制する。 - 特許庁

To provide a display panel suppressing deterioration in maximum luminance in spite of increase in the number of lines of electron emission elements, widening a pulse width of a pulse driving the display panel, and lowering a clock frequency.例文帳に追加

電子放出素子の行数を増やしても最高輝度の低下を抑えることができ、また、表示パネルを駆動するパルスのパルス幅を広くしたり、クロック周波数を低くすることができる表示パネルを提供する。 - 特許庁

Since cycle lines corresponding to a data pixel cycle in the X direction and the Y direction in reproducing images respectively appear in the clock signals, a resembling position is specified by obtaining the intersection.例文帳に追加

それらクロック信号には、それぞれ再生画像中のＸ方向、Ｙ方向でのデータピクセル周期に応じた周期ラインが現れるので、それらの交点を求めることでリサンプリング位置を特定することができる。 - 特許庁

The disk eccentric component included in the rotation control signal of a spindle motor 3 is extracted, the system clock of a recording system signal processing circuit 22 is modulated in phase in accordance with the disk eccentric component and the jitter is suppressed.例文帳に追加

スピンドルモータ３の回転制御信号に含まれるディスク偏芯成分を抽出し、このディスク偏芯成分に応じて記録系信号処理回路２２のシステムクロックを位相変調し、ジッタを抑制する。 - 特許庁

However, on the contrary, in the case the sent time data has better accuracy than the self clock, the time data received in the self time data stored in the first memory area is overwritten (step SA6).例文帳に追加

しかし、これとは逆に、送られてきた時刻データの精度が自分の時計の精度よりも良い場合には、第１記憶エリア１０１に記憶されている自分の時刻データに受信した時刻データを上書きする（ステップＳＡ６）。 - 特許庁

When a battery output is not at a low voltage ("NO" in Step S5) but at a sufficient level ("YES" in Step S7), a clock frequency is raised and a screen background image is increased in brightness to a normal brightness, and startup sound is generated after the completion of the loading.例文帳に追加

電池出力が低電圧でなく（ステップＳ５の“ＮＯ”）十分なレベルのとき（ステップＳ７の“ＹＥＳ”）、クロック周波数を高めて画面背景を普通輝度に上げ、ローディング終了後に起動音を発生する。 - 特許庁

To improve reliability of operation of a shift register by preventing a punch-through malfunction from occurring in the shift register composed in a scanning line or a signal line driving circuit, even if a pulse delay occurs in a clock signal ϕ and ϕ-bar.例文帳に追加

クロック信号φ及びφバーにパルスディレイが生じても、走査線又は信号線駆動回路内に構成されるシフトレジスタの突き抜け誤動作を防止し、シフトレジスタの動作信頼性を向上させる。 - 特許庁

To suppress the speed of a TS outputted from a receiver unit, and decrease the scale of a clock reproduction circuit used by the receiver unit, in a system in which the plurality of TSs are multiplexed in a frame for transmission.例文帳に追加

複数のＴＳをフレームに多重化して伝送するシステムにおいて、受信装置にて出力されるＴＳの速度を低く抑えることができ、受信装置にて用いるクロック再生回路の規模を小さくする。 - 特許庁

To provide facsimile equipment in which no trouble occurs in processing for each piece of image data by disabling the time correction of an internal clock while predetermined image data to process in association with a time are stored.例文帳に追加

時刻に関連する処理をなすべき所定画像データが格納されているときに、内部時計の時刻修正をできないようにして、画像データごとの処理に支障を来たすことがないファクシミリ装置を提供する。 - 特許庁

In a camera for performing wireless communication, a communication velocity is changed in accordance with a radio communication status and further, a clock frequency of a network processing control unit that generates packet data, is changed in accordance with the changed communication velocity.例文帳に追加

無線通信を行うカメラにおいて、無線通信状況に応じて通信速度を変更し、さらに、変更した通信速度に応じてパケットデータを生成するネットワーク処理制御部のクロック周波数を変更する。 - 特許庁

In this information processor 1, a cycle controller 21 masks a clock original signal when an instruction code is executed based on the number of execution cycles included in the instruction code, and continues the execution stage in two cycles.例文帳に追加

情報処理装置１においては、命令コードに含まれる実行サイクル数に基づいて、サイクルコントローラ２１が、その命令コードが実行される際に、クロック原信号をマスクし、実行ステージを２サイクル継続させる。 - 特許庁

Data from a memory block in which data can be transmitted most quickly out of the plurality of memory blocks is output initially, and they are output in serial in the fixed order synchronizing with the both edge of the clock.例文帳に追加

上記出力回路は、上記複数メモリブロックのうち最も速くデータが伝えられるメモリブロックからのデータを最初にして上記クロックの両エッジに同期して上記固定順序でシリアルに出力させる。 - 特許庁

The frequency of a clock signal is diffused by a plurality of diffusivities in each circuit block on a scanner IPU substrate (1) in an image reader, and a diffusivity is made large in order of a large circuit block area.例文帳に追加

画像読み取り装置内のスキャナＩＰＵ基板（１）上の回路ブロックごとにクロック信号の周波数を複数の拡散度で拡散させ、回路ブロックの面積の大きい順に拡散度を大きくする構成にした。 - 特許庁

To provide a telecommunication apparatus capable of performing more exact time synchronization of a clock means in each telecommunication apparatus in the telecommunication apparatus constituting a telecommunication system which performs a transmission in a plurality of telecommunication devices.例文帳に追加

複数の通信装置が通信を行う通信システムを構成する通信装置において、各通信装置における時計手段の時刻の同期をより的確に行うことを可能とする通信装置を提供する。 - 特許庁

To quickly detect adverse effects on a waveform due to reflection or noises, when they are caused in an input waveform of an arbitrary buffer on multiple wiring in a clock distribution arrangement to a plurality of LSIs mounted in a package.例文帳に追加

パッケージに実装された複数のＬＳＩへのクロック分配構成において、マルチ配線上の任意のバッファの入力波形において、反射やノイズによる波形への悪影響が生じた場合に、迅速に発見する。 - 特許庁

In the case of that calculation, numerical values x(4) and x(2) which appear in two terms of h(0).x(4) and h(2).x(2) are inputted to a correspondent calculation part preceding to numerical values which appear in the other terms for one clock.例文帳に追加

その計算の際、ｈ（０）・ｘ（４）とｈ（２）・ｘ（２）との２つの項に現れる数値ｘ（４）とｘ（２）とを他の項に現れる数値よりも１クロック分先行して対応計算部に入力する。 - 特許庁

To provide an air-conditioning device to prevent the occurrence of a deviation in an operation time due to unevenness in a clock, and perform operation at a time zone, at which power rates are low, during storage of heat, in an air-conditioning device.例文帳に追加

空気調和装置において、時計のばらつきによる運転時間がずれを防止し、蓄熱する際に電力料金の安い時間帯での運転を可能とする空気調和装置の提供を目的とする。 - 特許庁

To provide a phase-locked loop for extracting a clock signal CK from a random NRZ type data signal D, especially a phase-locked loop of double loop arrangement including a phase comparison circuit and a frequency comparison circuit, in which both wide capture range and extraction of a high quality clock signal can be realized without requiring a reference clock signal.例文帳に追加

ランダムＮＲＺ形式のデータ信号Ｄからクロック信号ＣＫの抽出を行う位相同期回路、特に位相比較回路と周波数比較回路の両方を含む２重ループ構成の位相同期回路において、参照クロック信号を必要とすることなく広キャプチャ・レンジ化と高品質クロック信号の抽出との両立を実現することができる位相同期回路を提供する。 - 特許庁

In the pixel clock generator, a high frequency wave clock generation section 1 generates a high frequency wave clock, a first edge detection section 2 detects an input first synchronous signal, a second edge detection section 3 detects a second synchronous signal, and a comparison section 5 compares a time interval between the detected first synchronous signal and the second synchronous signal with a targeting value, and then outputs an error.例文帳に追加

画素クロック生成装置においては、高周波クロック生成部１が高周波クロックを生成し、第１エッジ検出部２が入力する第１の同期信号を検出し、第２エッジ検出部３が第２の同期信号を検出し、比較部５が検出された第１の同期信号および第２の同期信号間の時間間隔と目標値とを比較して誤差を出力する。 - 特許庁

This semiconductor integrated circuit including a plurality of digital circuits 11, 12 operating in synchronization with a clock signal CK is structured such that each digital circuit receives either of first and second clock signals CKa, CKb having the same frequency and phases different from each other; and the phase difference of the first and second clock signals is about [2m-1]/2n, wherein m, n are natural numbers.例文帳に追加

クロック信号ＣＫに同期して動作する複数のデジタル回路１１，１２を含む半導体集積回路であって、前記各デジタル回路は、周波数が同じで位相が異なる第１および第２クロック信号ＣＫa，ＣＫbの一方を受け取り、前記第１および第２クロック信号の位相差は、ｍ，ｎを自然数として、ほぼ［２ｍ−１］／２ｎであるように構成する。 - 特許庁