「Clock In」に関連した英語例文の一覧と使い方(94ページ目) - Weblio英語例文検索

To provide a data rate conversion circuit capable of converting a data rate without being influenced by the timing of input and output clock signals and without generating an error in output data.例文帳に追加

入力側と出力側のクロック信号のタイミングに影響されず、出力データに誤りを生じないデータ速度変換回路を提供する。 - 特許庁

Furthermore, by arranging this automatic frequency correction device 118 and using a master clock 119 corrected in the frequency error, satisfactory reception characteristics are obtained.例文帳に追加

更に、自動周波数補正装置１１８を配置して周波数誤差を補正したマスタクロック１１９を用いることで、良好な受信特性を得ることができる。 - 特許庁

Receivers 61, 62 and 63 respectively receives the picture signal GD in a differential form, a pixel clock PCLK, and a time multiplex control signal CD.例文帳に追加

レシーバー６１、６２および６３は、差動形式の画像信号ＧＤ、画素クロックＰＣＬＫおよび時間多重制御信号ＣＤを各々受信する。 - 特許庁

Then, an AD converter having a sampling clock in common with the DA converter, for converting the voltage value of the current sensor into a digital signal B is provided.例文帳に追加

次に、上記電流センサの電圧値をデジタル信号Bに変換するための、上記DA変換器とサンプリングクロックを共有するAD変換器を設ける。 - 特許庁

To reduce noise having the largest amplitude among a plurality of noises generated by clock signals of different frequencies included in an input signal.例文帳に追加

入力信号に含まれる異なる周波数のクロック信号による複数のノイズのうちの、最大の振幅を有するものを低減できるようにすること。 - 特許庁

In one embodiment, the first and second pulse signals are regenerated and amplified before they are input into a tri-state buffer to recover the clock signal.例文帳に追加

一実施態様では、第１のパルス信号と第２のパルス信号を再発生し増幅した後に３状態バッファに入力してクロック信号を再生する。 - 特許庁

This semiconductor device is constituted so that ON/OFF of TFTs connected to signals having an amplitude of a clock signal, etc., is decided also in a period of no pulse output.例文帳に追加

クロック信号等の振幅を有する信号に接続されたＴＦＴが、パルス出力が無い期間にもＯＮ、ＯＦＦが確定する構成とする。 - 特許庁

In this microcomputer 1, a report signal showing the switching completion of an operation clock is outputted from a switching control part 27 to a CPU 11.例文帳に追加

マイクロコンピュータ１においては、切替制御部２７からＣＰＵ１１に対して動作クロックの切替完了を示す報知信号が出力される。 - 特許庁

A multi pulse section 30 is generated in the mark forming portion corresponding to a mark 21 having a length nTw (where, n≥2) with respect to a reference clock cycle Tw.例文帳に追加

基準クロック周期Ｔｗに対し、ｎＴｗの長さ（ただしｎ≧２）のマーク２１に対応するマーク形成部分にマルチパルス部３０が生成される。 - 特許庁

To provide a semiconductor device that stably generates a clock synchronously with a reference signal with specified precision to cope with even a rapid change in the reference signal.例文帳に追加

基準信号に同期したクロックを一定の同期精度でかつ安定的に生成し、急激な基準信号の変化にも対応できるようにする。 - 特許庁

To raise further the upper limit of a frequency of an operation clock by increasing operation speed of a latency processing circuit, in s DDR type SDRAM performing pre-fetch processing.例文帳に追加

プリフェッチ処理を行うＤＤＲ形式ＳＤＲＡＭにおいて、レイテンシ処理回路の高速化を図り、動作クロックの周波数の上限をさらに上げる。 - 特許庁

In the case of selecting the 'screen selection', a composite screen such as 'clock + illustration' image data is selected from the list of the screen image (step 54).例文帳に追加

「スクリーン選択」を選んだ場合には、登録されているスクリーン画面のリストから複合スクリーン、例えば「時計＋イラスト」画像データを選択する（ステップ54）。 - 特許庁

An N-frequency-division counter 122 divides the frequency of the user clock by the number of bits of a user signal in a transfer cycle of the RTS information and outputs a ring signal.例文帳に追加

Ｎ分周カウンタ122は、ユーザクロックをＲＴＳ情報の転送周期におけるユーザ信号のビット数で分周してリング信号を出力する。 - 特許庁

The control section 3 starts a stepping operation of the clock function in the display section 5 on the basis of the voice recognition result of the time signal sound from the voice recognition section 4.例文帳に追加

制御部３は音声認識部４からの時報音の音声認識結果に基づいて、表示部５内の時計機能の歩進動作を開始させる。 - 特許庁

To provide a control voltage generating circuit, a PLL circuit and a clock synchronizing circuit which are superior in following property and stability, with respect to sharp change of an input.例文帳に追加

入力の急激な変化に対しても追従性や安定性が良好な制御電圧発生回路、ＰＬＬ回路及びクロック同期回路を提供する。 - 特許庁

To provide a back lid attachment structure of a clock whose airtightness is raised, and in which deformation of a front plate or the like due to screw tightening is not generated.例文帳に追加

気密性を向上すると共にネジ締めによる前板等の変形が生じることがない時計の裏蓋取付構造を提供することにある。 - 特許庁

A write address WAdd, write data WD, a write enable signal WE and an operation clock used in the two-port memory 3 are supplied to the two-port memory 6.例文帳に追加

この２ポートメモリ６は、２ポートメモリ３と共通のライトアドレスＷＡｄｄ、ライトデータＷＤ、ライトイネーブル信号ＷＥおよび動作クロックが与えられる。 - 特許庁

In most Gentoo Linux installations, your hardware clock is set to UTC (or GMT, Greenwich Mean Time) and then your timezone is taken into account to determine the actual, local time.例文帳に追加

ほとんどのGentooLinuxのインストールでは、システムクロックがUTC(もしくはグリニッジ標準時のGMT)に設定されていて、正しいローカルタイムに設定しようとしています。 - Gentoo Linux

In the year that the Faculty of Agriculture was newly established, the Central Hall of the university was completed, which has the Clock Tower, now familiar as the university's symbol. 例文帳に追加

農学部増設と同じ年には本部構内に京都大学のシンボルとして親しまれている時計台を持つ大学本館が完成している。 - Wikipedia日英京都関連文書対訳コーパス

A lyrics data track is sequenced with the clock signal (a video sequencer 10) to display lyrics in synchronism with the externally input live video.例文帳に追加

このクロック信号で歌詞データトラックをシーケンスする（映像シーケンス部１０）ことにより、外部から入力されたライブ映像に同期して歌詞を表示することができる。 - 特許庁

To finely control a video clock frequency for a laser beam scanning optical system in a tandem color image forming apparatus, using a PLL.例文帳に追加

ＰＬＬを用いて、タンデムカラー画像形成装置におけるレーザビーム走査光学系のビデオクロックの周波数を細かく制御することができるようにする。 - 特許庁

The voltage preset circuit presets the terminal voltage of the capacitor in response to clock signals CLK and compensates the level reduction of the detection voltage due to the temperature rise.例文帳に追加

電圧プリセット回路はクロック信号CLKに応答してキャパシタの端子電圧をプリセットして、温度上昇による検出電圧のレベル低下を補償する。 - 特許庁

At the timing of a succeeding clock CK3, the data RD3 stored in the work register are read out first and supplied to the data bus DX.例文帳に追加

そして次クロックＣＫ３のタイミングでは、先にＸ側読出用ワークレジスタに格納されたデータＲＤ３を読み出してデータバスＤＸに供給する。 - 特許庁

A clock phase estimation part 20 sequentially inputs receiving signals having predetermined symbol periods and sampled in predetermined sampling timing.例文帳に追加

クロック位相推定部２０は、所定のシンボル周期を有した受信信号であって、かつ所定のサンプリングタイミングにて標本化された受信信号を順次入力する。 - 特許庁

To reduce memory capacity for expansion processing of audio signals in an apparatus capable of decoding video and audio signals using a single asynchronous clock.例文帳に追加

単一の非同期クロックを用いてビデオ及びオーディオ信号をデコードすることが可能な装置において、オーディオ信号の拡大処理におけるメモリを削減する。 - 特許庁

In synchronization with disk rotation, a variable delay having duration time changed depending on the radial position of a bit on a disk is brought into a clock signal.例文帳に追加

ディスクの回転と同期されて、ディスク上のビットの半径位置により変化する持続時間を有する可変遅延がクロック信号内にもたらされる。 - 特許庁

When a selection signal SE of the selector 2 is "1", the flip-flop 1 inputs the external input data value Din and takes it in at a leading edge of the clock CK.例文帳に追加

フリップフロップ１は、セレクタ３の選択信号ＳＥが“１”の場合、外部入力データ値Ｄinを入力し、クロックＣＫの立ち上がりエッジで取り込む。 - 特許庁

A CPU 5 stores values for selecting the clocks PLLCLK1-PLLCLK5 for each module 3a, 3b and 3c in a clock control register 4 at the time of initialization.例文帳に追加

ＣＰＵ５は、初期設定時に、クロック制御レジスタ４に、モジュール３ａ，３ｂ，３ｃごとに、クロックＰＬＬＣＬＫ１〜ＰＬＬＣＬＫ５を選択する値を格納する。 - 特許庁

Frequency division in a second frequency division circuit is performed when the counter circuit 10 receives the trigger signal to start frequency division of the intermediate frequency clock signal.例文帳に追加

第２の分周回路での分周は、カウンタ回路１０がトリガ信号を受けて中間周波クロック信号の分周を開始することにより行う。 - 特許庁

The flag signal is delayed in response to first and second clock signals for deriving the second digital signal having a frequency determined by the program integer.例文帳に追加

このフラグ信号を第１，第２クロック信号に応答して遅延し、プログラム整数によって決まる周波数を有する第２ディジタル信号を導出する。 - 特許庁

The signals S13 and S14 are held in an FF 21 and FF 22 at the timing of a clock signal CLK and outputted as a data signal DT from a NOR 23.例文帳に追加

信号Ｓ１３，Ｓ１４は、クロック信号ＣＬＫのタイミングでＦＦ２１，２２に保持され、ＮＯＲ２３からデータ信号ＤＴとして出力される。 - 特許庁

An oscillation circuit 232 which oscillates at 50 MHz is incorporated in the IC card 2 and operation timing of the IC card 2 is controlled by a clock signal of 50 MHz.例文帳に追加

ＩＣカード２に５０ＭＨｚで発振する発振回路２３２を内蔵し、ＩＣカード２の動作タイミングを５０ＭＨｚのクロック信号で制御する。 - 特許庁

The first transistor M1 is repeatedly turned on and off in accordance with the clock signal CLK, the first capacitor C1 is charged with electricity and first voltage Vc1 is increased.例文帳に追加

クロック信号ＣＬＫに応じて第１トランジスタＭ１がオンオフを繰り返し、第１キャパシタＣ１が充電されて第１電圧Ｖｃ１が上昇する。 - 特許庁

Then, the decoder samples data shown by (b) in the falling timing of a clock shown by (d), and acquires demodulated data shown by (e).例文帳に追加

そして、復調器は、（ｂ）に示すデータを（ｄ）に示すクロックの立ち下がりタイミングにてサンプリングすることにより、（ｅ）に示すような復調データを取得する。 - 特許庁

The up/down counter 20 counts up/down synchronously with a clock CLK from the oscillator 18 in response to starting/ending of LED pulse lighting.例文帳に追加

ＬＥＤパルス点灯の立ち上がり／立ち下がりの際には、アップ／ダウン・カウンタ２０が、発振器１８からのクロックＣＬＫに同期してカウントアップ／ダウン動作を行う。 - 特許庁

An output of the horizontal discrete time oscillator is used for generating a pixel clock for driving a color discrete time oscillator (27) in a color phase synchronous loop.例文帳に追加

水平離散時間発振器出力はカラー位相同期ループ内のカラー離散時間発振器（２７）を駆動するピクセルクロックを発生するのに使用される。 - 特許庁

To achieve highly accurate and high speed clock deviation detection required for JC processing in a high speed optical transmission system, with a relatively simple circuit.例文帳に追加

高速光伝送システムにおけるＪＣ処理に要求される高精度かつ高速のクロック偏差検出を比較的簡単な回路で実現する。 - 特許庁

To reduce a level difference (split noise) in signals for each pixel by suppressing electric interference of an input clock to a CCD sensor output signal.例文帳に追加

ＣＣＤセンサ出力信号への入力クロックの電気的干渉を抑えることにより、画素毎の信号のレベル差（スプリット・ノイズ）を減少させる。 - 特許庁

To optimize selection of a technology library, in such cases as when including a plurality of clock areas inside one module and when including another module inside one module.例文帳に追加

一つのモジュール内に複数のクロック領域を含む場合、一つのモジュール内に他のモジュールを含む場合等においてテクノロジライブラリの選択を最適化する。 - 特許庁

A 2nd file 6 stores the information of maximum capacity allowed for a clock buffer in each operation frequency found out from the limitation of electromigration.例文帳に追加

第２のファイル６はエレクトロマイグレーションの制限から求められた各動作周波数ごとのクロックバッファーに許される最大容量の情報を格納している。 - 特許庁

In order to prevent crosstalks between adjacent pixels by oblique incidence light, clock wiring 38 used as a light-shielding member is arranged on the boundary of a light receiving pixel.例文帳に追加

斜め入射光による隣接画素間のクロストークを防止するために、受光画素の境界上に遮光部材となるクロック配線３８を配置する。 - 特許庁

A comparator and a variable delay circuit are provided to keep tracking between data and echo-clock in a double data rate(DDR) RAM element.例文帳に追加

ダブル・データ・レート（ＤＤＲ）ＲＡＭ素子におけるデータとエコー・クロックとの間の追跡を維持するために、比較器及び可変遅延回路が提供される。 - 特許庁

Accordingly, a PLL circuit required conventionally is unnecessary, and a simple phase-modulated decode clock generating circuit can be easily integrated in a small size.例文帳に追加

従って、従来必要であったＰＬＬ回路構成を不要とするので、小型集積化容易な位相変調デコードクロック生成回路を提供することができる。 - 特許庁

To reduce a layout area, and to reduce power consumption in the transition of a clock signal by reducing the number of MOS transistors of a flip flop circuit.例文帳に追加

フリップフロップ回路のＭＯＳトランジスタ数を削減することで、レイアウト面積を低減し且つクロック信号の遷移時の消費電力を低減する。 - 特許庁

To provide a solid-state image pickup element capable of effectively suppressing the influence of the propagation delay of horizontal transfer clock signals in a horizontal transfer register.例文帳に追加

水平転送レジスタにおける水平転送クロック信号の伝搬遅延の影響を有効に抑制することができる固体撮像素子を提供する。 - 特許庁