「Clock In」に関連した英語例文の一覧と使い方(100ページ目) - Weblio英語例文検索

When the failure is generated in a card, a service processor 196 retrieves whether or not unreplaced history information exists after replacement of the card due to the same failure in the same card from a replacement history table based on pieces of failure information collected from the respective cards and when the unreplaced history information is detected, switches the supply origin of the clock to a clock card 110.例文帳に追加

カード内に障害が発生すると、サービスプロセッサ１９６は、各カードから収集した障害情報を基に同一カードでの同一の障害によるカード交換後に未交換の履歴情報があるかを交換履歴テーブルから検索して検出した場合には、クロックの供給元をクロックカード１１０に切り替える。 - 特許庁

The signal driving circuit 200 comprises a plurality of shift registers 20-1, 20-2, 20-3, and 20-4 connected in series and controlled only by the first clock signal CLK1 and second clock signal CLK2, wherein the shift registers are operative to output corresponding driving pulses out1, out2, out3 and out4 in turn after receiving the start pulse STP.例文帳に追加

信号駆動回路２００は直列され、第一クロック信号ＣＬＫ１と第二クロック信号ＣＬＫ２だけにより制御される複数のシフトレジスタ２０−１、２０−２、２０−３、２０−４からなり、スタートパルスＳＴＰを受信後、対応する駆動パルスｏｕｔ１、ｏｕｔ２、ｏｕｔ３、ｏｕｔ４を順に出力する。 - 特許庁

In the disposable camera where the magnetic information is recorded on the magnetic recording area 23 by using the film 21 provided with an image pickup area 22 and the magnetic recording area 23; a predetermined clock pulse CP in accordance with the moving amount of the film 21 is generated according to the traveling of the film 21, and the magnetic information is recorded to synchronize with the clock pulse CP.例文帳に追加

撮像領域２２及び磁気記録領域２３を有するフィルム２１を用いて磁気記録領域２３に磁気情報を記録する使い切りカメラであって、フィルム２１の移動量に応じた所定のクロックパルスＣＰをフィルム２１の走行に応じて発生し、クロックパルスＣＰと同期するように磁気情報を記録する。 - 特許庁

In the case of eliminating a range-finding state by the completion of photographing operation or the like by the operation of a second release switch SW2, and in the case of a photographing mode in which range- finding operation is eliminated and in the case of failing in the range-finding operation or the like, the display is returned to the calendar/clock display.例文帳に追加

この表示は、第２レリーズスイッチＳＷ２の操作による撮影動作の終了等によって測距状態を解消した場合、測距動作がない撮影モードの場合および測距動作に失敗した場合等には、それぞれカレンダ／時計表示に戻る。 - 特許庁

To provide a high-quality electronic clock having a rotary display that reduces rotary load in a motor, has low power consumption, and nearly does not generate time error even in design for causing the increase in weight in the combination of a lower second disk and a second hand in a rotary display member.例文帳に追加

回転表示部材が下秒円盤と秒針の組み合わせに重量の増加を招くデザインであっても、モータの回転負荷が少なく低電力消費で時間の誤差がほとんど生じない高品質の回転表示付電子時計を提供する。 - 特許庁

In this system, the read timing generation counter 42 is initialized according to information denoting a fault in a clock system, power-on clear, Loop Back On signal, and a fault in write/read phase of the elastic stores 43, 44 or the like caused in the package.例文帳に追加

この方式ではパッケージ内で発生したクロック系異常、パワーオンクリア、Ｌｏｏｐ Ｂａｃｋ Ｏｎ信号及びエラスティックストア４３，４４の書込み、読出しフレーム位相異常等の情報で読出しタイミング生成カウンタ４２を初期化している。 - 特許庁

A function control register 22 puts, in disable state, the display data generating part 21 in a standby state which required no DMA transmission while a clock control resistor 23 puts, in disable state, the display data generating part 21 in a sleep state where an operation stops.例文帳に追加

機能制御レジスタ２２はディセーブル状態のとき、表示データ生成部２１を、ＤＭＡ転送を要求しないスタンバイ状態にし、クロック制御レジスタ２３はディセーブル状態のとき、表示データ生成部２１を、動作が停止するスリープ状態にする。 - 特許庁

To improve the accessing efficiency in switching a bank by moving the access to another bank in a clock cycle where the data is not exchanged in a bank, in a memory control device and a memory control method for controlling SDRAM composed of plural banks.例文帳に追加

複数のバンクからなるＳＤＲＡＭを制御するメモリ制御装置及び方法において、そのバンクでデータのやり取りがなされていないクロックサイクルに別のバンクにアクセスを移し、バンクを切り換えたときのアクセス効率を上げることができるようにする。 - 特許庁

To make a flip-flop circuit, which is composed of an input part using a dynamic circuit and an output part using a static circuit and takes in data in a pulse width period shorter than a clock cycle, reduced in area and high in oerating speed simultaneously.例文帳に追加

ダイナミック回路を用いた入力部とスタティック回路を用いた出力部から構成され、クロック周期に比べ短いパルス幅の期間にデータ取り込みを行うフリップフロップ回路において、小面積化と高速化を同時に達成する。 - 特許庁

To surely take in an input signal without increasing layout area in a semiconductor integrated circuit provided with take-in circuit taking in an input signal externally supplied synchronizing with a timing signal such as a clock signal.例文帳に追加

本発明は、クロック信号等のタイミング信号に同期して外部から供給される入力信号を取り込む取込回路を備えた半導体集積回路に関し、レイアウト面積を増大することなく、入力信号を確実に取り込むことにある。 - 特許庁

In the liquid crystal display device for performing backlight scan processing in which a plurality of light sources are repeatedly and intermittently turned on one by one, by interlocking with writing operation of the image signal on a liquid crystal panel according to predetermined clock signal, a frequency of the predetermined clock signal at performing time of the backlight scan processing is set higher than that of the predetermined clock signal at non-performing time of the backlight scan processing.例文帳に追加

所定のクロック信号に従って液晶パネルに画像信号を書き込むと共に，該画像信号の書き込み動作に連動して複数の光源を順次繰り返し間欠点灯させるバックライトスキャン処理を実行する液晶表示装置において，バックライトスキャン処理が実行されるときの前記所定のクロック信号の周波数を，前記バックライトスキャン処理が実行されないときの前記所定のクロック信号の周波数よりも高く設定する。 - 特許庁

The light emitting diode drive device is provided, which is characterized by including a power supply unit to supply a drive power to at least one light emitting diode by switching an input power supply, a switching control unit to control switching of the power supply unit in accordance with a clock signal that is provided, and a clock signal generating unit to provide the clock signal having a frequency variable range set in advance to the switching control unit.例文帳に追加

入力電源をスイッチングして少なくとも１つの発光ダイオードに駆動電源を供給する電源供給部と、提供されるクロック信号に応じて前記電源供給部のスイッチングを制御するスイッチング制御部と、前記スイッチング制御部に、予め設定された周波数可変範囲を有する前記クロック信号を提供するクロック信号発生部と、を含むことを特徴とする発光ダイオード駆動装置を提供する。 - 特許庁

In this technique, a parallel transmission system for sending a clock with transmitted data by using same length wirings is adopted as a long-distance transmission system between blocks, a receiving side is constituted so as to latch received data with a parallel transmission clock, and further buffers are arranged every prescribed length at wirings for transmission between blocks.例文帳に追加

ブロック間長距離送信方式として送信データと一緒にクロックを等長配線で送る並送方式を採用して受信側では並送クロックで受信データをラッチするように構成し、さらにブロック間送信用配線には所定の長さ毎にバッファを配置するようにした。 - 特許庁

The amplification part 11a while transferring the information electric charges transferred from the storage part 11i to a vertical direction in response to an amplification transfer clock ϕa synchronized with the vertical transfer clock ϕv, uses an impact ionization phenomenon to amplify the amount of the information electric charges sequentially with a predetermined amplification factor.例文帳に追加

増幅部１１ａは、垂直転送クロックφｖに同期した増幅転送クロックφａに応答して、蓄積部１１ｉから転送された情報電荷を垂直方向に転送しながら、インパクトイオン化現象を利用して、所定の増幅率で順次情報電荷の電荷量を増幅していく。 - 特許庁

An instantaneous power failure detection means 4 starts clock count operation in response to the voltage drop detection signal Sd, generates an instantaneous power failure detection signal Si when the clock count value reaches a predetermined value, and resets the count operation when the function stop signal Sr is inputted before reaching the predetermined value.例文帳に追加

瞬停検出手段４は電圧低下検出信号Ｓｄに応答してクロックカウント動作を開始し、クロックカウント値が所定値に達すると瞬停検出信号Ｓｉを生成し、所定値に達するまでに機能停止信号Ｓｒが入力されるとカウント動作をリセットする。 - 特許庁

The delay line is provided with a plurality of selectively and serially connected first delay devices having fixed prescribed delay time, has the number of the serially connected first delay devices adjusted in response to a prescribed shift signal, receives an input clock signal and generates an output clock signal.例文帳に追加

遅延ラインは、固定された所定の遅延時間を有し、選択的に直列連結される複数の第１遅延素子を備え、所定のシフト信号に応答して直列連結される第１遅延素子の個数が調節され、入力クロック信号を受信して出力クロック信号を発生する。 - 特許庁

A whole semiconductor integrated circuit using a single-phase clock or a flip-flop circuit unit 1 in a circuit block is previously provided with both an XOR gate 4 for switching between rising-edge and falling-edge clock inputs and a selector 7 for switching between reset inputs for normal operation and for tests.例文帳に追加

単相クロックを使用する半導体集積回路全体もしくは回路ブロック内のフリップフロップ回路単位１に、立ち上がり及び立ち下がりの両エッジクロック入力切り換え用のＸＯＲゲート４と、通常動作用とテスト用リセット入力切り換え用セレクタ７をあらかじめ設ける。 - 特許庁

This circuit is provided with an oscillation circuit 11 generating two kinds of clock signals of which frequencies are different each other responding to a selection signal of an external input, and a boosting power source generating circuit 12 performing boosting operation with driving power in response to the clock signals from the oscillation circuit 11.例文帳に追加

外部入力の選択信号に応答して、周波数の異なる２種類のクロック信号を発生する発振回路１１と、発振回路１１からのクロック信号に応じた駆動能力で昇圧動作を行う昇圧電源生成回路１２とを備えている。 - 特許庁

A synchronization control means 1506 generates a delay control signal for controlling the phase of a clock signal so as to synchronize an envelope signal and the clock signal in timing, on the basis of a relative amplitude difference signal iV from the relative difference calculating means 1505, and outputs the delay control signal to a delay means 1503.例文帳に追加

同期制御手段１５０６は、相対差算出手段１５０５からの相対振幅差信号ｉＶをもとに包絡線信号とクロック信号のタイミングが同期するように、クロック信号の位相を制御する遅延制御信号を生成し、遅延手段１５０３へ出力する。 - 特許庁

By a control means 24, when the disk set in the optical disk reproducing device 100 is judged as it is not the DVD video disk 30 based on the control information inputted from an optical pickup 1, a logic (1) is outputted as a picture clock selecting signal 25 and an audio clock selecting signal 26.例文帳に追加

制御手段２４は、光ピックアップ１から入力した管理情報に基づいて、光ディスク再生装置１００にセットされたディスクがＤＶＤビデオディスク３０でないと判断すると、画像クロック選択信号２５および音声クロック選択信号２６として論理「１」を出力する。 - 特許庁

A 1st feedback circuit 111 is connected to a clock output terminal 103 and a 1st driver array 105, generates a 1st feedback pulse in response to switching of a buffered clock pulse from a low level into a high level and gives the 1st feedback pulse to the 1st driver array 105.例文帳に追加

第１のフィードバック回路１１１は、クロック出力１０３に接続され、バッファされたクロック・パルスが低電圧レベルから高電圧レベルにスイッチするのに応答して、第１のフィードバック・パルスを発生し、第１のドライバ列１０５に接続され、第１のフィードバック・パルスをそこに加える。 - 特許庁

The relation between the power source voltage of the circuit and the circuit clock frequency C is attained by modulating an output 18 of an electric power source 15 in the circuit 10, and by applying a modulated electric power source signal through a signal converter 30 to control modulation of a clock source 14.例文帳に追加

回路電源電圧と回路クロック周波数Ｃのこの関係は、回路１０の電源１５の出力１８を変調し、変調された電源電圧信号を信号変換器３０を通して適用し、クロック・ソース１４の変調を制御することによって達成される。 - 特許庁

In the optical transmission system 10, a transmission side 1 includes a laser drive circuit 11 operated by a data signal and a clock signal and a laser diode 12, transmits an optical signal to a reception side 2 through an optical fiber cable 13, and the reception side 2 recovers the data signal and the clock signal.例文帳に追加

光伝送装置１０は、送信部１からデータ信号およびクロック信号に応じて動作するレーザ駆動回路１１およびレーザダイオード１２を含む送信側１からの光信号を、光ファイバケーブル１３を介して伝送し、受信側２でデータ信号およびクロック信号を再生する。 - 特許庁

A clock extraction circuit 19 comprising differential amplifiers 44, 47, limiter amplifiers 45, 48, and an OR gate 49 in the reception side 2 extracts the clock signal on the basis of the received signal and detected outputs by a data 'H' level detection circuit 17 and a data 'L' peak detection circuit 18.例文帳に追加

受信側２では、受信信号およびそのデータ「Ｈ」レベル検出回路１７およびデータ「Ｌ」ピーク検出回路１８の検出出力に基づき、差動増幅器４４、４７、リミッタアンプ４５、４８およびＯＲゲート４９によりなるクロック抽出回路１９でクロック信号を抽出する。 - 特許庁

The number of clocks necessary to the processing stage of each instruction is set to each instruction, a clock generation circuit 17 generates a clock signal CLK in accordance with a stage needing the longest time among a series of instructions that are subjected to pipeline processing on the basis of the number of clocks supplied from an instruction decoder 15.例文帳に追加

各命令に、各命令の処理ステージに必要なクロック数を設定し、クロック生成回路１７は、命令デコーダ１５から供給される前記クロック数に基づいて、パイプライン処理される一連の命令のうち、最長の時間を要するステージに応じてクロック信号ＣＬＫを発生する。 - 特許庁

The dot clock generation circuit 51 acquires a measurement value by counting system clocks between encoder pulses, performs computation to decrease the measurement value by the value of a frequency division ratio in synchronization with the system clocks, generates a dot clock every time when the remaining value becomes negative and adds a new measurement to the negative value.例文帳に追加

ドットクロック発生回路５１はエンコーダパルス間においてシステムクロックを計数した計測値を取得し、システムクロックに同期して計測値から分周比の値ずつ減ずる演算処理を行って残りの値が負になる毎にドットクロックを発生して新たな計測値をこの負の値に加算する。 - 特許庁

Since the calculation of the temporary data (D^1_n+2) and the standardization performed for calculating the output data Y(2n) are simultaneously performed in parallel with each other, the data (D^1_n+2) and Y(2n) at the two points are simultaneously calculated within one period (one clock period) of a pixel clock signal PCLK.例文帳に追加

一時データ（Ｄ^１_ｎ＋２）を算出する処理と出力データＹ（２ｎ）を算出する規格化処理とは並列に同時実行されるため、２点のデータ（Ｄ^１_ｎ＋２），Ｙ（２ｎ）が、画素クロック信号ＰＣＬＫの１周期（１クロック周期）内に同時に算出される。 - 特許庁

In the clock signal control means, a duty ratio setting means obtains the order of harmonic components superimposed on a reception band on the basis of the frequency of a clock signal and a reception frequency, and obtains a duty ratio at which the harmonic components can be decreased on the basis of the order, and sets the obtained duty ratio.例文帳に追加

クロック信号制御手段において、デューティ比設定手段は、クロック信号の周波数と、受信周波数とに基づいて、受信帯域に重なる高調波成分の次数を求め、次数に基づいて、高調波成分が下げられるデューティ比を求めて設定する。 - 特許庁

A power supply line 15 or a ground line 16 of a reference cell is used as a shield line and the clock signal line 12 and shield lines 11 between which the clock signal line 12 is held are wired in a wiring layer just under the power supply line 15 or the like on a position just under the power supply line 15 or the like.例文帳に追加

標準セルの電源線１５または接地線１６をシールド線として利用するとともに、この電源線等のすぐ下の配線層で、電源線等の真下に、クロック信号線１２と、クロック信号線１２を両側から挟むシールド線１１を配線する。 - 特許庁

When the heater resistor 14 is heated, the updown counter 17 performs a countup operation in accordance with a clock signal with a first period tb output from the variable clock 16 and rapidly raises the output of a D/A convertor 18 to raise the drive voltage of the heater resistor 14.例文帳に追加

そして、ヒータ抵抗１４を加熱する場合、可変クロック１６から出力される第１の周期ｔｂのクロック信号に応じてアップダウンカウンタ１７がアップカウント動作を行い、Ｄ／Ａコンバータ１８の出力を素早く上昇させてヒータ抵抗１４の駆動電圧を上昇させる。 - 特許庁

To solve a problem that the desired signal is likely to be detected erroneously due to turning of clock to a detecting circuit when the signal is determined whether it is the desired signal by detecting a duration period, occurrence frequency or the like of the detecting signal using the clock as in the signal processing apparatus of the prior art.例文帳に追加

従来の信号処理装置ように、クロックを用いて、検波信号の持続時間、出現頻度等を検出し、所望信号か否かの判定を行った場合、検波回路へのクロックの回り込み等により所望信号の誤検出が生じる可能性がる。 - 特許庁

Then, the high band emphasized read sample value sequence is converted to analog high band emphasized read signals at the clock timing of the same frequency as the channel clock and only the components of a prescribed cutoff frequency or below in the high band emphasized read signals are obtained as evaluation read signals.例文帳に追加

次に、上記高域強調読取サンプル値系列をチャンネルクロックと同一周波数のクロックタイミングにてアナログの高域強調読取信号に変換し、この高域強調読取信号における所定のカットオフ周波数以下の成分のみを評価読取信号として得る。 - 特許庁

A current control circuit 11 detects that a transition edge of a delay clock CK(1) may be generated during an effective period including a transition edge of a delay clock CK(n) and controls the amount of the output current Iout of the charge pump circuit 30 in accordance with a result of the detection.例文帳に追加

電流制御回路１１は、遅延クロックＣＫ（ｎ）の遷移エッジを含む有効期間中に遅延クロックＣＫ（１）の遷移エッジが発生することを検出し、その検出結果に応じてチャージポンプ回路３０の出力電流Ｉｏｕｔの電流量を制御する。 - 特許庁

To provide a semiconductor device and a communication method, wherein even when flexibility in clock frequencies to be set by respective function block is large and clock skew between blocks is large, communication between the functional blocks of which the operation is conclusive, its communication latency being small and reliability being high can be obtained.例文帳に追加

各機能ブロックが設定できるクロック周波数の自由度が大きく、クロック間のクロックスキューが大きい場合でも、動作が決定的で、通信レイテンシが小さく、信頼性の高い、機能ブロック間の通信が可能な半導体装置及び通信方法を提供すること。 - 特許庁

While the clock generation circuit is locked in; two numerical data Ci and C(i+1) are outputted by a sum-of-products processing unit, and an oscillation period of an oscillator 11 is determined according to each numerical data so that the pulse number of the outputted clock signal is counted to generate a first and second counted values.例文帳に追加

ロックイン状態において、２つの数値データＣｉ，Ｃ（ｉ＋１）を積和演算器が出力し、各数値データに従って発振器１１の発振周期を設定して、その出力クロック信号のパルス数をカウントして第１および第２のカウント値を生成する。 - 特許庁

When a network-side signal of a predetermined frequency containing audio data is received from a digital line network, an interface means generates a synchronizing clock synchronized to the network-side signal, generates a multiplex signal by multiplexing the synchronizing clock and the audio data in the network-side signal, and outputs the multiplexing signal.例文帳に追加

インターフェイス手段は、デジタル回線網から、音声データを含む所定周波数の網側信号を受信すると、網側信号に同期した同期クロックを生成し、同期クロックと網側信号内の音声データとを多重して多重信号を生成し、多重信号を出力する。 - 特許庁

A control unit 15 of the transmitting apparatus 10 detects the data receiving state or the clock receiving state in the receiving apparatus 20_n based on the calibration sample data received from the receiving apparatus 20_n and controls the data transmitting unit 11 and a clock transmitting unit 12 based on a result of the detection.例文帳に追加

送信装置１０の制御部１５は、受信装置２０_ｎから受信した校正サンプルデータに基づいて、受信装置２０_ｎにおけるデータ受信状態またはクロック受信状態を検出し、この検出結果に基づいてデータ送信部１１およびクロック送信部１２を制御する。 - 特許庁

The gray scale counter 104 can make a frequency of a clock Count-CK of the gray scale counter 104 be lower than a clock used in the gray scale counter to output a counter value of 10 bits, because it is constructed so as to obtain a counter value output of 9 bits compared to higher-order 9 bits of pixel data.例文帳に追加

階調カウンタ１０４は、画素データの上位９ビットの値と比較する９ビットのカウンタ値出力を得る構成とするようにしたため、階調カウンタ１０４のクロックCount-CKを、１０ビットのカウンタ値を出力する階調カウンタで用いるクロックよりも低周波数化することができる。 - 特許庁

Time division transfer sets a data signal or the like wherein a clock signal or a reset signal is excluded from a target of the time division transfer as a transfer target, and the logic verification device operates a clock of the large-scale logic when the time division transfer ends, and reflects transferred data in a register of the large-scale logic.例文帳に追加

時分割転送は、クロック信号やリセット信号を時分割転送の対象から除外した、データ信号等を転送対象とし、時分割転送が終了した時に大規模論理のクロックを動作させ、転送したデータを本来の大規模論理のレジスタに反映させる。 - 特許庁

To in advance prevent the problem that, since a local clock on a receiving site at start is not locked by a reference program clock, the timing to decode or present a transport packet (TP) is not known or that a packet arrival time becomes discontinuous after discontinuation of real-time streams.例文帳に追加

スタート時に受信サイトにおけるローカルクロックが基準プログラムクロックによってロックされていないために、トランスポートパケット(TP)を復号またはプレゼンテーションするべきタイミングが分からない、あるいは、パケット到着タイムPATが、リアルタイムストリームの不連続のあとに不連続となることを、未然に防止すること。 - 特許庁

To provide a clock data reproduction circuit capable of preventing the occurrence of a phenomenon in which a reference clock signal and a frequency temporarily collapse greatly when coming into a non-signal section between burst signals; and to provide a reproducing method, and a station-side device using the reproduction circuit.例文帳に追加

バースト信号間の無信号区間に入ったとき、一時的に参照クロック信号と周波数が大きくずれるという現象の発生を防止することができるクロック・データ再生回路及び再生方法並びに当該再生回路を用いた局側装置を提供する。 - 特許庁

Input data Din and a clock CK are inputted, the clock CK having a frequency and a phase locked with the input data Din, and a signal Err representing a differential δ from duty 100% of the input data Din is outputted only when a transition occurs in the input data Din.例文帳に追加

入力データＤｉｎと、該入力データＤｉｎと周波数および位相が同期したクロックＣＫとを入力とし、前記入力データＤｉｎのデューティの１００％からの差分δを表す信号Ｅｒｒを、前記入力データＤｉｎに遷移が生じた時だけ出力する。 - 特許庁

A charge storage element is used to transfer charge from the first output end to the charge storage element within a time zone in which the first clock signal is at a high level, and to transfer the charge from the charge storage element to the second output end when the second clock signal is at a low level.例文帳に追加

電荷蓄積素子は、第１クロック信号がハイレベルである時間区間内に第１出力端から電荷蓄積素子までの電荷移動を実行し、第２クロック信号が低レベルである場合、電荷蓄積素子から第２出力端までの電荷移動を実行させるのに用いられる。 - 特許庁

The second control unit measures, using a timer driven by the built-in clock oscillator of the second control unit, a pulse width of the pulse signal output from the first control unit, and calculates a correction coefficient using pulse width corresponding to the predetermined clock rate and the measured pulse width.例文帳に追加

また、第２制御部は、第１制御部から出力されたパルス信号のパルス幅を、自身の内蔵クロック発振器を用いて駆動するタイマを用いて計測し、上記予め定められたクロック数に相当するパルス幅と、計測したパルス幅を用いて補正係数を算出する。 - 特許庁

A delay circuit 22 controlled by a microcomputer 23 is provided in the processor 18 and predetermined delay quantity is applied to the reference clock signal supplied from the electronic endoscope 10 and the image signal is accurately latched by a latch pulse based on the clock signal from the delay circuit.例文帳に追加

そして、上記プロセッサ装置１８内にマイコン２３により制御される遅延回路２２を設け、上記電子スコープ１０から供給された基準クロック信号に所定の遅延量を与え、この遅延クロック信号に基づいたラッチパルスで映像信号を正確にラッチする。 - 特許庁