「Clock In」に関連した英語例文の一覧と使い方(147ページ目) - Weblio英語例文検索

To provide a clock supply circuit which can supply clocks of different frequencies to respective processing circuits only by using an external oscillator of a low frequency and in which a circuit configuration can be simplified and low power consumption can be realized.例文帳に追加

低周波数の外部発振器を用いるだけでそれぞれの処理回路に異なる周波数のクロック信号を供給でき、回路構成を簡略化でき、低消費電力化を実現できるクロック供給回路を提供する。 - 特許庁

Then, the delay computation in consideration of the ASPN using the delay difference coefficient is performed about the remaining data path circuits (also including a clock path circuit) of the semiconductor integrated circuit, and at that time, the delay difference coefficient is commonly used for the plurality of data path circuits.例文帳に追加

そして、半導体集積回路の残りのデータパス回路（クロックパス回路も含む）について、遅延差係数を用いたAPSNを考慮した遅延計算が行われ、その時に、遅延差係数が複数のデータパス回路に共通に用いられる。 - 特許庁

The TM signals changeover a route between an external CPU 2 and the register part 10 into the route between the control part 12 and the register part 10 so that high speed writing/reading is performed in the register part 10 by reception frame data and a clock.例文帳に追加

ＴＭ信号により外部ＣＰＵ２とレジスタ部１０との経路をバス抽出制御部１２とレジスタ部１０との経路に切替え、受信フレーム・データとクロックにより、レジスタ部１０に対して高速の書込み／読み出しを実行する。 - 特許庁

To provide a multi-rate compatible clock data recovery (CDR) circuit which requires one CDR circuit for a dual-rate PON system and includes an interface connected with a higher layer in a system that uses different bit rates.例文帳に追加

デュアルレートＰＯＮシステムにおけるクロック・データリカバリ回路を１つのクロック・データリカバリ回路の構成で実現し、かつ、双方のビットレートのシステムにおける上位層との接続インターフェースを備えたマルチレート対応のクロック・データリカバリ回路を提供する。 - 特許庁

Alternatively, when the high band width is needed, for example, when the phase error is high in a loop, the filter can be controlled so as to improve response of the loop and to provide a comparatively high loop band width for tracking a standard clock.例文帳に追加

他方で、高帯域幅が必要とされるとき、例えば、ループでの位相エラーが高いとき、フィルタは、基準クロックを追跡するためにループの応答性を高めるよう比較的高いループ帯域幅を提供するように制御され得る。 - 特許庁

In the data communication controller 1, when an instruction is issued to synchronize a module A with a module B, which have not been synchronized with each other, a switch circuit 41 immediately changes a clock signal clk_b from clk1 to clk0 through a selector 38.例文帳に追加

データ通信制御装置１では、モジュールＡ，Ｂを非同期から同期に切り替えることが指示されると、即座に切り替え回路４１がセレクタ３８を介してクロック信号ｃｌｋ＿ｂをｃｌｋ１からｃｌｋ０に切り替える。 - 特許庁

Before and after start timing and end timing of time division data transfer processing, a holding cycle for signal stabilization is allocated, and rising and falling of the clock for the large-scale logic are performed in synchronization with the holding cycles of both ends.例文帳に追加

時分割データ転送処理の開始タイミングおよび終了タイミングの前後には、信号安定化のための保持サイクルが割りあてられ、大規模論理用クロックの立ち上げおよび立ち下げは、両端の保持サイクルに同期して、おこなわれる。 - 特許庁

An error measurement circuit 300A in the supervisory control circuit unit 30A calculates an error correction coefficient Kn as a ratio of a signal cycle T1 of the communication synchronizing signal CLK1 to a signal cycle T2 of the medium-speed clock signal CLK2.例文帳に追加

監視制御回路部３０Ａ内の誤差測定回路３００Ａは、通信同期信号ＣＬＫ１の信号周期Ｔ１と中速クロック信号ＣＬＫ２の通信周期Ｔ２との比率である誤差補正係数Ｋｎを算出する。 - 特許庁

To provide a clock synchronization device that can linearly generate an output voltage of a digital/analog converter corresponding to a digital code value so as to enhance a jitter characteristic in a region with a very high delay rate of a variable delay line.例文帳に追加

デジタルコード値に対するデジタル／アナログ変換器の出力電圧を線形的に形成し、可変遅延ラインの遅延率が非常に大きい領域でのジッタ特性を向上させることができるクロック同期装置を提供する。 - 特許庁

An oscillation circuit selects one of a plurality of oscillation frequency bands according to the counter value, and adjusts the oscillation frequency according to control voltage in the selected oscillation frequency band, for outputting an output clock.例文帳に追加

発振回路は、複数の発振周波数帯域のいずれかをカウンタ値に応じて選択するとともに、選択した発振周波数帯域において制御電圧に応じて発振周波数を調整して出力クロックを出力する。 - 特許庁

The internal resister part 1-6 reads and stores the data outputted from the external resister part 1-5 when the internal resister write signal is inputted, and outputs the data in synchronism with the operating clock of a micro circuit 1-3.例文帳に追加

内部レジスタ部１−６は、外部レジスタ部１−５から出力されるデータを内部レジスタ書き込み信号が入力されたときに読み込んで保存し、このデータをマクロ回路１−３の動作クロックに同期して出力する。 - 特許庁

The mail stored in the mail box is managed, based on the clock information obtained from an RTC and transmitted at appropriate timing within the designated transmitting time after a notice to a user is interposed as necessary.例文帳に追加

そして、メールボックスに格納されたメールをＲＴＣから得られる時計情報により管理し、指定された送信時間内の適切なタイミングで、必要に応じてユーザへの告知を介在させた後、送信処理へと移行する（図２の（３））。 - 特許庁

When the clock signal CK is in an L level on the other hand, the transmission gate 5 is turned off, the capacitor C2 holds the stored data, the inverter circuit 6 inverts out the stored data, and the clocked inverter circuit 9 stops outputting.例文帳に追加

一方、クロック信号ＣＫのＬレベル時は、伝送ゲート５はオフしてキャパシタＣ２は記憶データを保持するとともに、インバータ回路６はその記憶データを反転出力し、かつ、クロックドインバータ回路９は出力を停止する。 - 特許庁

To provide an oscillation apparatus suitable for integration, which can be easily downsized and generate clock signals, the oscillation frequency of which is stable in a wide operation temperature range with high controllability, with small power consumption.例文帳に追加

広い動作温度範囲にわたって発振周波数が安定なクロック信号を生成可能であり、その発振周波数の制御性が高く、消費電力が小さく、小型化が容易で集積化に適した発振装置を提供する。 - 特許庁

To obtain a printer connected with a network and its print controlling method in which the print state and the print record can be managed accurately under any network environment without requiring an expensive real time clock.例文帳に追加

ネットワーク接続された印刷装置およびその印刷制御方法に関し、高価なリアルタイムクロックを装備することなく、どのようなネットワーク環境下においても、印刷状態、印刷履歴の正確な管理を行なえるようにすること。 - 特許庁

An HW (Hardware) emulator part 106 operates the asynchronous circuit constructed on an FPGA (Field Programmable Gate Array) by a plurality of clock signals based on the circuit data while generating a signal in time of the metastable from the pseudo metastable generation circuit 300.例文帳に追加

ＨＷエミュレータ部１０６が、当該回路データに基づいてＦＰＧＡ上に構築された非同期回路を疑似メタステーブル発生回路３００からメタステーブル時の信号を発生させつつ複数のクロック信号により動作させる。 - 特許庁

To automatically adjust the offset of a reproduction signal with high precision equivalent to an analog circuit while using a digital circuit for performing hourly discontinuous processing in the case of binarizing an RF signal and to obtain a binarization output synthesized with a clock.例文帳に追加

ＲＦ信号の二値化に際し時間的に不連続な処理が行われるデジタル回路を使用しながら、アナログ回路に相当する高い精度で再生信号のオフセットを自動調整でき、かつクロックに同期した二値化出力を得る。 - 特許庁

At least one node in the network is operated without internal clock, and the node determines the transfer hierarchy between two data packets routed to the same output, based on the priority channel information related to each data packet.例文帳に追加

ネットワーク内の少なくとも１つのノードは、内部クロック無しで動作し、このノードが、各データパケットに関連付けられた優先チャネル情報に基づいて、同じ出力にルーティングされる２つのデータパケット間の転送階層を決定する。 - 特許庁

The control unit 10 gives the opportunity to measure a synchronous clock to all synchronous counters in the same timing, and individually feeds a reset signal for returning the measured value of the synchronous counter to the initial value to each synchronous counter.例文帳に追加

制御ユニット１０は、すべての同期カウンタに対して同一のタイミングで同期クロックの計測の契機を与えるとともに同期カウンタの計測値を初期値に戻すためのリセット信号を各同期カウンタに個別的に供給する。 - 特許庁

The row address latch circuits include write-in delaying circuits having the operation to delay the supply of the write row addresses (where, they are not the read row addresses) to the row decoders by the clock signal having at least the prescribed number of cycles.例文帳に追加

前記行アドレスラッチ回路は、書込行アドレス（ただし、読取行アドレスではない）の前記行デコーダへの供給を少なくとも所定のサイクル数の前記クロック信号によって遅延させる働きがある書込遅延回路を備える。 - 特許庁

To provide a PWM signal generation device that can output a PWM signal of double resolution in a simple circuit without doubling the frequency of a reference clock, and can reduce power consumption.例文帳に追加

本発明は、基準クロックを倍の周波数にすることなく、簡単な回路でＰＷＭ信号の分解能を倍にして出力することができると共に、消費電力を低減することが可能なＰＷＭ信号生成装置を提供する。 - 特許庁

Preferably, the control means stops supplying a driving clock signal for the corresponding pixel data processing circuit (PE) when the control means decides that the third pixel data stored in the storage means are not overwritten by the second pixel data.例文帳に追加

好ましくは、制御手段は、記憶手段に記憶されている第３の画素データを第２の画素データによって書き換えないと判断した場合に、対応する画素データ処理回路（ＰＥ）への駆動用クロック信号の供給を停止する。 - 特許庁

The key storage unit receives and stores calculation key data or storage key data as input key data in response to load enable signals and a clock signal, and outputs the stored input key data as the storage key data.例文帳に追加

キー保存部は、ロードイネーブル信号とクロック信号とに応答して、演算キーデータと保存キーデータのうちいずれか一つを入力キーデータとして受信して保存し、保存された入力キーデータを保存キーデータとして出力する。 - 特許庁

The block 91 is capable of generating the PLL clock corresponding to the rotational speed of a disk based on a signal inputted from the generator 83 even in a state where the rotational speed of the disk does not reach a regulated speed.例文帳に追加

PLLブロック９１は、１／Ｍカウンタリファレンスジェネレータ８３より入力される信号に基づいて、ディスクの回転速度が規定速度に達していない状態でも、ディスクの回転速度に応じたPLLクロックを生成することができる。 - 特許庁

By setting the reception time at the dead of night, in the early morning or the like, the radio clock does not start a reception operation during working hours, to thereby prevent generation of the difference between actual working hours and working hour data on the time recorder.例文帳に追加

受信時刻を深夜や早朝等に設定することにより勤務時間内に電波時計が受信動作に入ることはなく、実際の勤務時間とタイムレコーダ上の勤務時間データとに差が生じることを防止できる。 - 特許庁

The read counter 4 increments synchronously with the read clock CKr only while the write end signal is inputted, and an output signal controller outputs data stored in the buffer indicated by the incremented value Cr.例文帳に追加

読み出しカウンタ４は、書き込み終了信号が入力されている間のみ、読み出しクロックＣＫｒに同期してインクリメントし、出力信号制御部は、そのインクリメント値Ｃｒが示すバッファに格納されたデータを出力する。 - 特許庁

The delay control circuit and variable delay circuit are prevented from operating unnecessarily, so the leading or lagging quantity of the phase of the control clock signal in single phase adjustment becomes a minimum unit that the variable delay circuit can adjust.例文帳に追加

遅延制御回路および可変遅延回路が余分に動作することが防止されるため、１回の位相調整における制御クロック信号の位相の進み量または遅れ量は、可変遅延回路が調整可能な最小単位になる。 - 特許庁

Since the CPU 31 only transmits the data independently from an operation of a CPU in the electronic machine, an operation clock of the CPU 31 can be remarkably reduced, and also its power consumption can be remarkably reduced.例文帳に追加

ＣＰＵ３１は電子機器側ＣＰＵの動作とは独立に前記データを一方的に送信するだけであるため、ＣＰＵ３１の動作クロックを著しく下げることが出来ると共に、その消費電力を著しく低下させることができる。 - 特許庁

To provide an arrangement and wiring method of a semiconductor integrated circuit with which a fault detection rate in an asynchronous signal path is not reduced by multiplexing and integrating clock gate circuits and a fault detection logic is not modified.例文帳に追加

クロックゲート回路の多重化及び統合によって非同期信号パスにおける故障検出率が低下せず且つ故障検出論理に変更を生じさせない半導体集積回路の配置配線方法を提供する。 - 特許庁

When a plurality of process engines 911-914 execute instructions in parallel, a clock signal of a frequency lower than a predetermined reference frequency and a source voltage lower than a predetermined reference voltage are supplied.例文帳に追加

そこで、複数の処理エンジン９１１〜９１４が並列して命令を実行する際に、所定の基準の周波数よりも低い周波数のクロック信号、および所定の基準電圧よりも低い電源電圧が供給される。 - 特許庁

To operate a control means at a low speed at a usual time to suppress power consumption in a living body implantable medical device and to operate the control means at a clock rate optimum to a processing routine when the control means requires high speed processing.例文帳に追加

生体植え込み可能医療装置において、制御手段を通常時は低速のレートで稼働させ消費電力を抑え、制御手段が高速処理を必要とする時は、該処理ルーチンに最適なクロックレートで動作させる。 - 特許庁

To provide a table clock capable of enhancing disaster prevention consciousness for people, by receiving an abnormal noise with electromagnetic waves (in particular, AM wave) for notifying the possibility of earthquake occurrence, and by displaying the seismic intensity of the earthquake which has actually occurred.例文帳に追加

本発明は、電磁波（特にＡＭ波）で異常なノイズを受信することにより地震発生の可能性を知らせ、また実際に起きた地震の震度も表示することで、人々の防災意識を高めるための置時計である。 - 特許庁

To enable accurate control of a delay amount even when it is required to greatly delay a reading timing in an image reading device that can suppress variation of the reading timing due to the frequency of a spread spectrum clock.例文帳に追加

スペクトラム拡散クロックの周波数による取り込みタイミングの変動を抑制できる画像読取装置において、上記取り込みタイミングを大幅に遅延する必要がある場合でもその遅延量を正確に制御可能とすること。 - 特許庁

To provide a noise eliminating circuit which is capable of dispensing with the readjustment of a mask period even if an image processing clock is changed by sampling the width of a synchronous signal and automatically selecting a mask width from the sampled value in an image processing device.例文帳に追加

画像処理装置において、同期信号幅をサンプリングし、そのサンプリング値からマスク幅を自動選択することで、画像処理クロックが変った場合でも、マスク期間の再調整を不要にするノイズ除去回路を提供する。 - 特許庁

Also, in the circuit 16, a sampling timing is set at a frequency two times the WST data clock (horizontal synchronization frequency fH×888) to sample a piece of WST data twice at positions with different phases.例文帳に追加

また、ＷＳＴ検出回路１６では、サンプリングタイミングをＷＳＴデータクロックの２倍（水平同期周波数ｆ__Ｈ×８８８）の周波数に設定しておき、１つのＷＳＴデータに対して位相が異なる位置で２回サンプリングする。 - 特許庁

A resistor value control unit 24 outputs a resistance control signal for controlling weight of composite for each of signals in phase-compositing a plurality of clock signals Va, Vax, Vb, Vbx having a plurality of kinds of phases.例文帳に追加

抵抗値制御部２４は、複数種類の位相を有する複数のクロック信号Ｖａ、Ｖａｘ、Ｖｂ、Ｖｂｘを位相合成する際に、各クロック信号に対する合成の重み付けを制御する抵抗値制御信号を出力する。 - 特許庁

A 1st cryptographic processing means 10 and a 2nd cryptographic processing means 11 encipher the pleintext input block data with a necessary number L of processing clocks in synchronization with the cryptographic processing clock, and output ciphertext output block data.例文帳に追加

第１の暗号化処理手段１０及び第２の暗号化処理手段１１は、平文入力ブロックデータを暗号化処理クロックに同期して必要処理クロック数Ｌで暗号化し、暗号文出力ブロックデータを出力する。 - 特許庁

A circuit receives clock signals, a data word having information about reading or writing access from/to the circuit and outputted from a control device, and an interrupt permission signal being a predetermined value in process of transmission of the data word.例文帳に追加

回路は、クロック信号と、回路への読み出しまたは書き込みアクセスについての情報を有する、制御装置から出力されるデータワードと、データワードの伝送中は所定の値である割り込み許可信号とを受信する。 - 特許庁

To provide a clock regeneration circuit which suppresses deterioration in quality of a received signal even if the distances from a quadrature demodulator to A/D converters which inputs via an I channel and a Q channel, two orthogonal baseband components, respectively, are different.例文帳に追加

直交復調器から互いに直交する２つのベースバンド成分であるＩ、Ｑチャンネルを入力とするＡ／Ｄ変換器までの距離が異なる場合でも、受信信号の品質劣化を抑制するクロック再生回路を提供する。 - 特許庁

A serial parallel conversion circuit 3 changes a sampling interval of communication data 4 for each bit on the basis of the data shift signal 120 to set a sampling interval in more details than an integer multiple of an operating clock 110 thereby enhancing a maximum baud rate.例文帳に追加

このデータシフト信号１２０を元に、直列並列変換回路３による通信データ４のサンプリング間隔をビット毎に切替えて、動作クロック１１０の整数倍より細かなサンプリング間隔を設定し最大ボーレートを向上する。 - 特許庁

An FIR tap coefficient control section 13 uses the frame synchronizing clock to operate in the known pattern portion and controls the FIR tap coefficient of the FIR filter 14 so as to minimize an error amount output from the subtracting section 12.例文帳に追加

ＦＩＲタップ係数制御部１３は、フレーム同期クロックを用いることで既知パターン部分において動作し、減算部１２から出力される誤差量が最小になるように、ＦＩＲフィルタ１４のＦＩＲタップ係数を制御する。 - 特許庁

To provide an oscillating circuit of phase locked loop capable of detecting a off-synchronization precisely with a simple phase comparison circuit and capable of reducing jitter of clock signals of oscillation outputs even in any type of the comparison circuit.例文帳に追加

位相ロックループ（ＰＬＬ）発振回路に関し、位相比較回路がどのような型式のものでも、簡易な比較回路で確実に同期外れ検出を行うことを可能にし、また、発振出力クロック信号のジッタを低減する。 - 特許庁

To provide a spectrum spreading clock generation apparatus in which an effect of frequency spreading is improved approximately without increasing circuit costs by deforming a triangular wave used for frequency modulation with a simple method.例文帳に追加

周波数変調に用いる三角波の形状を簡単な方法で変形することにより、回路コストを殆ど上昇させること無く周波数拡散の効果を向上させた、スペクトル拡散クロック発生装置を提供する。 - 特許庁

The SSC controller 18 controls a phase interpolator 15 so that an amount of phase shift changes in predetermined timing according to the modulation profile of SSC and changes a degree of modulation of an output clock signal C_OUT periodically.例文帳に追加

ＳＳＣコントローラ１８は、ＳＳＣの変調プロファイルに応じて予め定められたタイミングで位相シフト量を変更するよう位相補間器１５を制御し、出力クロック信号Ｃ＿ＯＵＴの変調度を周期的に変更させる。 - 特許庁

A slot machine (100) is provided with a random number counter circuit (280) which incorporates a frequency dividing circuit (283) to changeover the frequency of a clock signal for a random number to be inputted to the random number counter (285) in the lottery means (211) which performs the lottery of prize-winning.例文帳に追加

スロットマシン（100）において、入賞の抽選を行う抽選手段（211）に、乱数カウンタ（285）に入力する乱数用クロック信号の周波数を切り換える分周回路（283）を組み込んだ乱数カウンタ回路（280）を有するスロットマシン（100）とする。 - 特許庁