「Clock In」に関連した英語例文の一覧と使い方(145ページ目) - Weblio英語例文検索

To secure sufficient margin for these time and to shorten an access time without increasing chip size even in an internal access time when various input signals are inputted in a system clock with the prescribed setup and hold time.例文帳に追加

システムクロックに対し、各種入力信号をある所定のセットアップおよびホールド時間をもって入力する場合にこれらの時間に対し十分なマージンを確保するとともに内部アクセス時間においてもチップサイズの増大を招くことなくアクセス時間の高速化を可能とする。 - 特許庁

Video data for an area is obtained that is variable consecutively between a range where the entire effective range of CCD imaging device 1 is captured and a range of effective number of pixels by reading signals recorded in the dual port line memory 6 consecutively in synchronism with video clock.例文帳に追加

デュアルポートラインメモリ６に記録された信号を、ビデオクロックに同期して連続的に読み出すことで、ＣＣＤ撮像素子１の有効範囲を全て取り込んだ範囲から、ビデオ信号の有効画素数の範囲までの間で連続的に可変する領域の映像データを得る。 - 特許庁

In this data recording device 1, a control means 6 controls a recording means such that the recording means records the timestamp information generated by a clock means into a file name associated to the file related to the data to be recorded when the data are recorded, in addition to the data to be recorded.例文帳に追加

データ記録装置１において、記録手段が、記録すべきデータに加えて、当該記録すべきデータに係るファイルに対応付けられるファイルネームにデータが記録される際にクロック手段が生成するタイムスタンプ情報を記録するように、制御手段６が制御を行うように構成した。 - 特許庁

The CPU 16 of the MMR 1 and an SQC 5 checks received data of MMRs received from a transmission line in order, checks the operation bit when the clock still has a last value and there is MMR with communication abnormality, and decides that the MMR is in a trip state when the operation bit is OFF.例文帳に追加

ＭＭＲ１やＳＱＣ５のＣＰＵ１６は、伝送線４から受信した各ＭＭＲの受信データを順次チエックし、クロックビットが前回値のままの通信異常のＭＭＲが存在するとき、その稼動ビットをチエックし、稼動ビットがＯＦＦであれば当該ＭＭＲがトリップ状態と判定する。 - 特許庁

The electronic clock with built-in antenna comprises: an armored case 9, having a casing 91 and a back cover 93; an antenna 21 for receiving external radio information; a reception means; and a module 94 stored in the armored case 9 while the antenna 21 and a reception means are arranged inside.例文帳に追加

アンテナ内蔵式電子時計は、ケーシング９１および裏蓋９３を有する外装ケース９と、外部無線情報を受信するアンテナ２１と、受信手段と、アンテナ２１および受信手段が内部に配置されて外装ケース９内に収納されているモジュール９４とを備える。 - 特許庁

In this data processor (VUPU) 10 having an exclusive data processing unit (VU) 1 and a general data processing unit (PU) 2, an operation clock signal MCLK of PU 2 is stopped by a weight signal VUMAITC supplied from VU 1, whereby PU 2 is laid in a pausing state.例文帳に追加

専用データ処理ユニット（ＶＵ）１と汎用データ処理ユニット（ＰＵ）２とを有するデータ処理装置（ＶＵＰＵ）１０において、ＰＵ２の動作クロック信号ＭＣＬＫをＶＵ１から供給されるウェイト信号ＶＵＷＡＩＴＣにより停止することにより、ＰＵ２を休止状態にする。 - 特許庁

A writing control section 106 generates a writing clock for modulating a laser light emitted by a laser diode (LD) 101 and adjusts a main scanning magnification which is a scanning magnification in the main scanning direction of an image or a sub-scanning magnification which is a scanning magnification in the sub-scanning direction.例文帳に追加

書込制御部１０６は、レーザダイオード（ＬＤ）１０１より発生されるレーザ光を変調するための書込クロックを発生し、また画像の主走査方向の走査倍率である主走査倍率または副走査方向の走査倍率である副走査倍率を調整する。 - 特許庁

An adaptive equalizer for use in a serial communication link uses timing information, generated by the phase detector of a clock and data recovery circuit of the serial communication link and a frequency pattern of the recovered data, to decide whether the data received in the serial communication link are over-equalized or under-equalized.例文帳に追加

シリアル通信リンクに使用する適応等化器システムは、そのリンクのクロック・データ再生回路の位相検出器及び再生データの周波パターンで生成されるタイミング情報を使用し、シリアル通信リンクで受信するデータが、過剰等化又は過少等化であるかを判断する。 - 特許庁

A master station output part 135 outputs serial pulse-like voltage signals to a data signal line by setting a power supply voltage Vx in the latter half of one cycle of a clock and setting the voltage level Vx/2 or pseudo ground level '0+' in the first half corresponding to the value of the control signal.例文帳に追加

親局出力部１３５は、クロックの１周期の後半を電源電圧Ｖｘとし、前半を制御信号の値に応じて電圧レベルＶｘ／２又は擬似的なグランドレベル０＋とすることにより、直列のパルス状電圧信号をデータ信号線に出力する。 - 特許庁

To provide a serial data communication method by which transmission efficiency is enhanced in spite of an inexpensive system by feeding a clock signal from a master part so as to receive data by a synchronous communication system in the case that data feeding from slave parts are started asynchronously with the master part operation.例文帳に追加

スレーブ部からのデータの開始が、マスター部の動作とは非同期で始まるシステムにおいて、クロック信号をマスター部側から供給することで同期式通信によりデータを受信することにより、伝送効率を上げて安価なシステム構築を可能とする、シリアルデータ通信方法を提供する。 - 特許庁

To attain an optimum signal generating time by avoiding defect caused by a propagation time in a circuit generating a local output clock signal for controlling a point of time at which data is sent out from a sending out delay mechanism in an output side of a memory field to a data path.例文帳に追加

メモリセルフィールド出力側における送出遅延機構からデータ路へデータを送出する時点を制御するために局所的な出力クロック信号を生成する回路において、伝播時間に起因する欠点を回避し、最適な信号生成時間を達成できるようにする。 - 特許庁

The oscillator that generates a clock signal of a prescribed frequency has oscillation circuits (100, 200, 300, 400) where gates including at least one inverting gate (I) are connected in cascade in a ring and an exclusive OR gate (X) having an oscillation control input is properly inserted to the ring.例文帳に追加

所定の周波数のクロック信号を生成する発振器において，少なくとも１個の反転ゲート（Ｉ）が含まれる複数のゲートを環状に縦列接続し，その中に，発振制御入力を有する排他的論理和ゲート（Ｘ）を適宜挿入した発振回路（100,200,300,400）を有する。 - 特許庁

Then the JPEG device 6 is accessed for the idle clock time so as to attain write of image data from the signal processing unit to the memory and to conduct JPEG processing in parallel so as to execute compression in real time and the memory capacity is reduced and the cost is decreased.例文帳に追加

そして、空きクロック分のうちにＪＰＥＧ装置６のアクセスをするようにすることで、信号処理装置からメモリへの画像データ書込とＪＰＥＧ処理とを併走させて圧縮をリアルタイムで実行することができるようになり、メモリ容量を大幅に減らしてコスト低減を図れる。 - 特許庁

In a nearness sensor 1, the pulse width of an output signal from an exclusive OR circuit 5 to be changed by separating/approaching of a detection object is converted to a number of pulses in an output signal from an AND circuit 7 by being combined with a clock signal, and digitally measured from that numerical value.例文帳に追加

本発明の近接センサ１は、検知対象物の離接により変化する排他的論理和回路５からの出力信号のパルス幅を、クロック信号と組み合わせることで、ＡＮＤ回路７からの出力信号のパルス数に変換し、その数値によってデジタル的に計測する構成である。 - 特許庁

To provide a transmission I/F which can flexibly deal with such a device as the impact of a high frequency clock, being employed in a transmission circuit between the emission data processing section and the driver section of a light emitting source in an image forming apparatus, onto the EMC is reduced and diversified through a simple arrangement.例文帳に追加

画像形成装置における発光用データ処理部と発光源のドライバ部間の伝送回路で用いる高周波クロックによるＥＭＣ等への影響を簡素な構成で低減化し、かつ多様化したデバイスに柔軟に対応し得る伝送Ｉ／Ｆを提供する。 - 特許庁

These units are operated by the power saving mode in the absence of the touch, and a power source is not supplied to a portion of a signal reading unit, due to which the electric power consumption can be reduced and since the units operate in synchronization with a clock signal having a low frequency, the electric power consumption can be further reduced.例文帳に追加

本発明によれば、接触がなければ節電モードで動作して信号読取部の一部に電源を供給しないことによって、電力消費を減らすことができ、低い周波数を有するクロック信号に同期して動作するためにさらに消費電力を減らすことができる。 - 特許庁

To provide a recording clock with excellent responsiveness at recording data in the groove of an optical disk where a track for which a wobbled groove and a land positioned between the adjacent grooves are paired is formed and address information to the data to be recorded in the groove or the like is formed beforehand as a land prepit on the land.例文帳に追加

ウォブルしたグルーブと、隣り合うグルーブ間に位置したランドとを対にしたトラックが形成され、且つ、ランド上にはグルーブに記録するデータへのアドレス情報などがランドプリピットとして予め形成されている光ディスクのグルーブにデータを記録する際に応答性の良い記録クロックを得る。 - 特許庁

The number of taps is reduced to '1/the number of oversamplings' by selecting them in order according to specified procedure, synchronizing the delay of a delay element in a digital Nyquist filter to the symbol rate of an input signal, and besides synchronizing the filter coefficient at each tap within a filter to the sampling clock.例文帳に追加

デジタルナイキストフィルタ内の遅延素子における遅延を入力信号のシンボルレートに同期させ、かつフィルタ内の各々のタップにおけるフィルタリング係数をサンプリングクロックに同期させて所定の手順に従い順次選択することにより、タップ数を（１／オーバーサンプリング数）に低減する。 - 特許庁

To prevent noise from being propagated to another circuit block in the same buffer element by separating a buffer for clock signals and to suppress an image noise and an EMI radiation level within allowable ranges by setting an optimal diffusion degree corresponding to the conditions of buffer elements in each of circuit blocks.例文帳に追加

クロック信号のバッファを分別することにより、同一バッファ素子内で他の回路ブロックにノイズが伝播するのを防止し、かつ各回路ブロックのバッファ素子の条件に応じて最適な拡散度に設定することにより、画像ノイズとＥＭＩ放射レベルを許容範囲内に抑えること。 - 特許庁

To provide a packet transmitter-receiver capable of preventing overflow and underrun of transmission data without losing interchangeability with a general packet communication method even in the case that a communication partner does not include means for solving a deviation in a clock frequency between transmission side and reception side.例文帳に追加

一般的なパケット通信方法との互換性を失うことなく、通信相手が送信側と受信側とのクロック周波数の偏差を解決する手段を備えていなくても、送信データのオーバーフローやアンダーランを防ぐことができるパケット送受信装置を提供する - 特許庁

The first and the second signal wiring layers L2, L1 include data signal (DQ) wiring in one layer and clock signal (CLK) wiring in the other layer, and those are arranged so as not to overlap with each other when viewed from the lamination direction at locations at least where the both wiring parts are parallel.例文帳に追加

第１および第２信号配線層Ｌ２，Ｌ１は、一方にデータ信号（ＤＱ）配線を含み、他方にクロック信号（ＣＬＫ）配線を含み、これらは、少なくとも両方の配線が平行な箇所において、積層方向からみて重ならないように配置されている。 - 特許庁

When the own image processor is the master (Y in step S501), or when the master acquisition is successful (Y in step S503), the setting of the own image processor is taken as the master to clock the setting of a master of the own image processor (step S505), and synchronization/retrieval processing of data is started (on and after step S506).例文帳に追加

自画像処理装置がマスターであった場合（ステップＳ５０１のＹ）、あるいは、マスター獲得に成功したときは（ステップＳ５０３のＹ）、自画像処理装置の設定をマスターにして、自画像処理装置のマスターの設定をロックして（ステップＳ５０５）、データの同期・検索処理に入る（ステップＳ５０６以下）。 - 特許庁

It also determines a second correction value, when the power supply to the device is cut, on the basis of a correction value for correcting the errors in frequency and the device outside temperature measured by an outside temperature sensor 4 for measuring the outside temperature of the device, and sets the value in a correcting means 1b of the real-time clock 1.例文帳に追加

また、装置電源を切断する際には、上記周波数誤差を補正するための補正値と、装置外の温度を測定する外部温度センサ４により測定される装置外温度に基づき第２の補正値を求めて、リアルタイムクロック１の補正手段１ｂに設定する。 - 特許庁

Since the points A, C are selected with a margin to absorb phase jitter in a clock or the like with respect to the write address respectively, that is, to provide a hysteresis, the slip takes place only once and production of a long time slip is prevented.例文帳に追加

Ａ点およびＣ点はそれぞれ書込位置に対しクロックの位相ジッタなどを吸収できる分、即ちヒステリヒスを与えるために離して設定されているので、スリップは１回限りで長時間スリップの発生が防止できる。 - 特許庁

The start position determining circuit 3 sequentially changes the switch that serves as a selection start position, for example S1, S3 and S5 and so on, for each input of the digital signal DIG which is obtained in synchronization with a clock signal CLK, and the selection start position is determined.例文帳に追加

スタート位置決定回路３は、クロック信号ＣＬＫに同期して得られるディジタル信号ＤＩＧの入力毎に選択スタート位置となるスイッチをＳ１，Ｓ３，Ｓ５…という具合に順次変更して選択スタート位置を決定する。 - 特許庁

To appropriately suppress enlargement of the circuit size of a PLL (phase locked loop) circuit for generation of a clock synchronized with either a first reference signal in which a land pre-pit signal is superimposed on a wobble signal or a second reference signal consisting of the wobble signal.例文帳に追加

ウォブル信号にランドプリピット信号が重畳された第１の基準信号と、ウォブル信号からなる第２の基準信号とのいずれかに同期したクロックを生成するＰＬＬ回路の回路規模の増大を好適に抑制する。 - 特許庁

On the other hand, a CLV reference signal generation means generates a pulse signal proportional to a linear speed on the basis of a synchronous clock signal generated according to the amount of information read or written in the disk recording medium.例文帳に追加

一方、ＣＬＶ基準信号生成手段は、ディスク状記録媒体において読み出され又は書き込まれる情報の量に応じて生成される同期クロック信号に基づき、線速度に比例したパルス信号を生成する。 - 特許庁

The scan path control circuit (5) considers the scan paths included in the scan path route as selective scan paths, considers the scan paths excluded from the scan path route as nonselective scan paths, and inhibits the nonselective scan paths from being supplied with a clock.例文帳に追加

ここにおいて、スキャンパス制御回路（５）は、スキャンパス経路に含まれるスキャンパスを選択スキャンパスとし、スキャンパス経路に含まれないスキャンパスを非選択スキャンパスとし、非選択スキャンパスに対するクロックの供給を禁止する。 - 特許庁

To provide a control circuit capable of simplifying a circuit configuration and control while reducing power consumption performed in such a manner that a clock signal is kept being supplied to a function block while the function block does not operate.例文帳に追加

機能ブロックの非動作状態においてクロック信号が機能ブロックに供給され続けてしまうことによる電力消費を低減しつつ回路構成および制御を簡素化することのできる制御回路を提供すること。 - 特許庁

A plurality of first clocks higher in frequency than a clock to be reproduced are generated by an oscillator, and the first clocks are frequency-divided into second clocks of multiplicity phases usable as reproduction clocks.例文帳に追加

再生しようとするクロックよりも周波数の高い複数の第１クロックを発振器によって生成し、これらの第１クロックを多位相に分周して、再生クロックとして利用することができる多位相の第２クロックを生成する。 - 特許庁

A set value of a baby's birthday is stored in a part 29 for calculating the number of days elapsed, and the part 29 calculates the number of days elapsed till the day of photographing after the baby's birthday on the basis of date information outputted from a clock part 28.例文帳に追加

経過日数算出部２９には、赤ん坊の誕生日の設定値が記憶されており、時計部２８から出力される日時情報に基づいて、赤ん坊の誕生日から撮影日までの経過日数を算出する。 - 特許庁

In such a case, the clock to be used for A/D conversion and writing to the digital filter, the linear interpolation circuit and the FIFOs is set to a rate at which the A/D conversion characteristics of the wide dynamic range can be obtained regardless of a system-specific symbol rate.例文帳に追加

ここで、ＡＤ変換、デジタル・フィルタ、線形補間回路、及びＦＩＦＯへの書き込みに使用するクロックを、システム固有のシンボル・レートに関係なく、広ダイナミックレンジのＡＤ変換特性を得ることが可能なレートにする。 - 特許庁

The circuit is provided with a discriminating circuit 52 for discriminating the horizontal and vertical synchronizing frequencies of the input video signal S11, and a PLL 60 for outputting a clock S61 controlled by the discrimination result of the discriminating circuit 52 and varying in frequency.例文帳に追加

入力映像信号Ｓ11の水平および垂直の同期周波数を判別する判別回路５２と、判別回路５２の判別結果により制御されて周波数の変化するクロックＳ61を出力するＰＬＬ６０とを設ける。 - 特許庁

When a wake-up signal WKUP resumes the supply of the internal clock CLK2 to recover a normal operation mode, a split control circuit 63 resumes normal processing according to the contents held in the holding circuits 66_1 and 66_2.例文帳に追加

そして、起動信号ＷＫＵＰによって内部クロックＣＬＫ２の供給が再開され、通常動作モード戻ったときに、スプリット制御回路６３が保持回路６６_１，６６_２の保持内容に基づいて正常な処理が再開される。 - 特許庁

Thus, it is possible to extend a permitted delay time when the operating signal reaches the synchronization circuits 11-1 to 11-6 and to relax the timing constraints of the operating signal even when the high speed operating clock is in use.例文帳に追加

これにより、動作信号が複数の同期回路１１−１〜１１−６に到達する際に許容される遅延時間を長くすることができ、高速な動作クロックを使用しても動作信号のタイミング制約を緩和できるようになる。 - 特許庁

Between a buffer memory (HDD115) and the printed circuit board for the print engine 12, there is installed a direct transfer control unit 100 which is capable of fetching a rasterized data directly from the buffer memory and transmitting it in synchronization with a transfer clock on the print engine.例文帳に追加

バッファメモリ（ＨＤＤ１１５）とプリントエンジン基板１２の間に、バッファメモリから直接ラスタライジング後のデータを読み出しプリントエンジン基板の転送クロックに同期して送り出すことのできるダイレクト転送制御装置１００を設ける。 - 特許庁

A comparator 4 compares an output (d) of the integrator 3 with a setting voltage set higher than the output (d) of the integrator in a normal state of the clock signal and provides an output of a fault detection signal (e) when the output of the integrator 3 is higher than the setting voltage.例文帳に追加

コンパレータ４は正常時の積分器３出力ｄより高く設定された設定電圧と積分器３の出力ｄを比較して積分器３の出力が高くなった場合異常検出信号ｅを出力する。 - 特許庁

Analog signals are branched from a D/A converter 12, which outputs analog signals such that their amplitudes change in steps and inputted to a sample-and-hold circuit 16, then the branched and inputted signals are sampled and held with the timing of clock signal by the circuit 16.例文帳に追加

段階的に振幅が変化するアナログ信号を出力するＤ／Ａコンバータ１２からアナログ信号を分岐入力し、この分岐入力信号をクロック信号のタイミングでサンプルホールド回路１６でサンプルホールドする。 - 特許庁

To provide a display device and an electronic clock in which the display state relating to the information such as figures and to the background color can be rendered into a silver metallic tone with gloss, and therefore, a posh display can be obtained.例文帳に追加

数字等の情報及び背景色に関する表示形態を光沢のある銀色の金属メタリック調で表示することを可能とし、これにより、高級感のある表示をできる表示素子及び電子時計を提供する。 - 特許庁

In this circuit, an inner counter is created by a clock signal and a frame timing signal generated at a timing creating part, an address A1 of an own data transmitting receiving part 21, an address A2 of a data transmitting receiving part 22 and an address A3 of data transmitting receiving part 23.例文帳に追加

タイミング生成部１が生成したクロック信号とフレームタイミング信号によって内部カウンタを生成し、自データ送信部２_1のアドレスＡ１と、送信するデータ送信部２_2及びデータ送信部２_3のアドレスＡ２、Ａ３とを設定する。 - 特許庁

The base 1 has a role like a machine room and assembled with a clock and a fortune telling function program (software) to thereby actuate the fortune telling program built in the base 1 by inputting information from an operating panel 7 to display information.例文帳に追加

台１に機械室的役割を持たせ、時計を組み込み、占い機能プログラム（ソフト）を組み込み、操作盤７からの情報入力により台１に内蔵した占い機能プログラムを動作させて液晶画面６に情報を表示する。 - 特許庁

A delay circuit 761' delays a correlation signal c3 by one clock only, a comparator 762' compares a value A of an input signal (C) with a value B of an output signal of the delay circuit 761' and outputs a signal in response to the respective states.例文帳に追加

遅延回路７６１’は相関信号ｃ３を１クロックだけ遅延させ、比較器７６２’は入力信号ｃの値Ａと遅延回路７６１’の出力信号の値Ｂを比較し、それぞれの状態に応じた信号を出力する。 - 特許庁

Thereby, memory access when data is read out to a modulation circuit 200 from the memory 101 and memory access when the error correction code is written in the memory from the PI arithmetic circuit can be omitted, and a dynamic clock of the memory can be reduced.例文帳に追加

これにより、メモリ１０１から変調回路２００にデータを読み出す際のメモリアクセスと、ＰＩ演算回路から誤り訂正符号をメモリに書き込む際のメモリアクセスを省略でき、メモリの動作クロックを低下させることができる。 - 特許庁

In the case of reducing the output of the drive signals on the other hand, the switching periods of the FETs 51 and 52 are made based on the period of clock signals having a shorter period than the drive signals, and the FETs 51 and 52 are switched at prescribed timings.例文帳に追加

一方、駆動信号の出力を低減する場合には、各ＦＥＴ５１，５２のスイッチング周期を駆動信号の周期よりも短い周期のクロック信号の周期を基準として所定のタイミングでＦＥＴ５１，５２をスイッチングする。 - 特許庁

Then a null area (e.g. a low gain area) is arranged in a quantized noise at the frequency having a high clock jitter noise by using sigma-delta processing circuit constitution 702 to cancel an adverse effect causing the storage of these two kinds of noises.例文帳に追加

次にシグマ−デルタ処理回路構成７０２を用いて、クロック・ジッタ・ノイズが高い同周波数における量子化ノイズ内にヌル（たとえば低利得エリア）を配して、これら２種類のノイズの蓄積される悪影響を打ち消す。 - 特許庁