「Clock In」に関連した英語例文の一覧と使い方(142ページ目) - Weblio英語例文検索

A timing control circuit (5) for detecting the change point of transfer data (Dc), extracting an effective data window and deciding strobe timing at which the data is fetched according to the extracted effective window and a strobe clock generation circuit (6) for generating a strobe clock signal for data fetch under the control of the circuit (5) are provided in the interface circuit of a memory control unit (2).例文帳に追加

メモリコントロールユニット（２）のインターフェイス回路内に、転送データ（Ｄｃ）の変化点を検出して有効データウィンドウを抽出し、抽出した有効ウィンドウに従ってデータの取込を行なうストローブタイミングを決定するタイミング制御回路（５）と、タイミング制御回路（５）の制御のもとに、データ取込用のストローブクロック信号を発生するストローブクロック発生回路（６）を設ける。 - 特許庁

In the electronic endoscope system where a CCD 13 is used to generate an NTSC interlaced scanned signal, a progressive resolution conversion circuit 27 reads odd number and even number field signals by using a clock signal with a doubled frequency and reads twice the same horizontal line data by using a clock signal whose frequency is multiplied by 4 to obtain a noninterlaced scanned progressive signal where 970 horizontal lines are densely arranged.例文帳に追加

ＣＣＤ１３を用いてＮＴＳＣ用のインターレース走査用信号を形成する電子内視鏡装置で、プログレッシブ解像度変換回路２７により、奇数及び偶数フィールド信号を２倍のクロック信号で読出し、その後４倍のクロック信号で同一水平ラインデータを２回読み出すことにより、９７０本の水平ラインを密に配置したノンインターレース走査のプログレッシブ信号を得る。 - 特許庁

The clock duty control circuits include: first and second storage circuits for respectively holding frequency-halved signals of the clock signal in the rise and fall; first and second DLL circuits for respectively delaying output signals of the first and second storage circuits by first and second fixed periods; and a combined circuit of output signals of both DLL circuits.例文帳に追加

クロックデューティ制御回路は、クロック信号をその立ち上がりおよび立ち下がりで２分周した信号をそれぞれ保持する第１および第２の記憶回路と、第１および第２の記憶回路の出力信号を、それぞれ、第１および第２の一定時間だけ遅延する第１および第２のＤＬＬ回路と、両方のＤＬＬ回路の出力信号の合成回路とを備える。 - 特許庁

The vehicular failure diagnostic system has a first electronic control unit 1 and second electronic control units 2 connected for data transmission and reception via a communication line 3, in which the first electronic control unit has a clock 14 with a calendar function, and each second electronic control unit acquires and stores date/time data clocked by the clock via the communication line upon failure occurrence detection.例文帳に追加

車両用故障診断装置は、第１の電子制御装置（１）と第２の電子制御装置（２）とが通信ライン（３）を介してデータ授受可能に接続され、第１の電子制御装置はカレンダ機能付きの時計（１４）を有し、第２の電子制御装置の各々は、故障発生検出時、時計で計時された日時データを通信ラインを介して取得して記憶する。 - 特許庁

The received voice packet is temporarily recorded in a voice buffer, the reading reproduction interval of the recorded voice packet is controlled by the reproduction request signal, and the reproduction timing of the voice packet to frame data is varied per reproduction clock unit, thereby reproducing without any change, discarding or inserting voice sample data per the reproduction clock unit to generate reproduced data.例文帳に追加

受信された前記音声パケットを音声バッファに一時的に記録し、その記録された音声パケットの読み出し再生間隔が再生要求信号により制御されて、音声パケットのフレームデータへの再生タイミングを再生クロック単位で変化させることにより、音声サンプルデータを前記再生クロック単位でそのまま再生または廃棄もしくは挿入して再生データを生成する。 - 特許庁

In the microcomputer loaded with the remote control reception function, frequency conversion circuits corresponding to the respective operation modes are installed, and by automatically selecting conversion clocks outputted from the respective conversion circuits corresponding to the respective operation modes, the conversion clock of the same frequency is supplied at all times to the frequency divider circuit for generating the clock for sampling the remote control signals inputted to a microcomputer chip.例文帳に追加

リモコン受信機能を搭載したマイコンにおいて、各動作モードに応じた周波数変換回路を設置し、各動作モードに応じて各々の変換回路から出力される変換クロックを自動的に選択することによって、マイコンチップに入力されるリモコン信号をサンプリングする為のクロックを発生する分周回路に常に同じ周波数の変換クロックを供給させる。 - 特許庁

The semiconductor device includes a SRAM 12 being a test object circuit, an input terminal 13 to which a tester clock signal Tc1 is input from the outside, a BIST circuit 11 performing a logical test of the SRAM 12 for each cycle of the tester clock signal Tc1, and an output terminal 15 outputting a test result signal Ts indicating a test result in the BIST circuit 11 to the outside.例文帳に追加

テスト対象回路であるＳＲＡＭ１２と、外部からテスタクロック信号Ｔｃｌを入力する入力端子１３と、テスタクロック信号Ｔｃｌのサイクル毎にＳＲＡＭ１２の論理的なテストを行うＢＩＳＴ回路１１と、ＢＩＳＴ回路１１におけるテスト結果を表すテスト結果信号Ｔｓを外部に出力する出力端子１５と、を備える。 - 特許庁

In the image processing apparatus constituted by a plurality of integrated circuits for image processing having a proper clock oscillator, the power consumption is reduced by setting a power-saving set value, which is proper to each power-saving mode and is defined as a frequency division ratio having a greater value than a value set at a standard operation time, to the clock oscillator according to a mode selected by a user.例文帳に追加

固有のクロック発振器が搭載された画像処理用集積回路を複数含んで構成される画像処理装置において、標準運転時に設定される値よりも大きい値の分周比として定義され、各省電力モードに固有の省電力用設定値を、ユーザが選択したモードに応じて上記クロック発振器に設定することによって、消費電力を削減する。 - 特許庁

The printed circuit board 10 includes: a substrate 101; signal output circuits 102, 103 formed on the substrate 101 to output a clock signal; power supply lines 109, 110 for connecting the signal output circuits 102, 103 and the power supply; and trap filters 107, 108 provided to the power supply lines 109, 110 to attenuate a frequency element in accordance with the frequency of clock signal.例文帳に追加

プリント基板１０は、基板１０１と、基板１０１上に形成された、クロック信号を出力する信号出力回路１０２，１０３と、信号出力回路１０２，１０３と電源を接続する電源配線１０９，１１０と、電源配線１０９，１１０に設けられた、クロック信号の周波数に応じた周波数成分を減衰させるトラップフィルタ１０７，１０８と、を含む。 - 特許庁

The transmission apparatus includes: a transmission unit which outputs a transmission signal whose signal level is inverted according to input of a first pulse signal corresponding to a first period while operating in synchronization with a first clock of the first period; and a receiving unit which outputs a second pulse signal corresponding to a second period according to inversion of the signal level of the transmission signal while operating in synchronization with a second clock of the second period.例文帳に追加

第１の周期の第１クロックに同期して動作しつつ当該第１の周期に対応する第１のパルス信号の入力に応じて信号レベルが反転する伝送信号を出力する送信部と、第２の周期の第２クロックに同期して動作しつつ当該伝送信号の信号レベルの反転に応じて当該第２の周期に対応する第２のパルス信号を出力する受信部と、を備える伝送装置。 - 特許庁

To provide an image processing apparatus capable of matching time required for processing in processing parts without improving a driving clock of a high load processing part remarkably in comparison with the other processing part in the image processing apparatus equipped with the high load processing part for carrying out processing which requires time in comparison with the other processing parts in a part of the plurality of processing parts for processing data associated with an image.例文帳に追加

画像に関するデータを処理する複数の処理部の一部に、他の処理部に比べて時間を要する処理を実行する高負荷処理部を備える画像処理装置において、上記高負荷処理部の駆動クロックを他の処理部に比べて大幅に上げることなく、各処理部において処理に要する時間の整合を行い得る画像処理装置を提供する。 - 特許庁

In the method for performing the read and write operations in the semiconductor memory device having the input/output architecture comprising the separate data input bus and data output bus, when a read command is inputted in one cycle, a read operation is performed in synchronization with a clock and a write operation is performed in synchronization with a signal that operates during the read operation.例文帳に追加

データ入力バスとデータ出力バスが分離された入出力構造となった半導体メモリ装置で読み出しと書き込みを動作する方法において、１サイクルで読み出し命令が入力されると、クロックに同期されて読み出し動作が行われる段階と、前記読み出しの間に動作する信号に同期されて書き込み動作が行われる段階と、からなる - 特許庁

In calibration phases, a test control circuit 12 controls delay in signals in a window signal generating circuit 11 for adjustment so that a signal change edge in a clock signal DCLK for comparison that is the output of the window signal generation circuit 11 coincides with the center of a window in a window signal WS, that is generated by DCLK being delayed by one period.例文帳に追加

キャリブレーションフェーズではテスト制御回路１２はウィンドウ信号生成回路１１内における信号の遅延を制御してウィンドウ信号生成回路１１の出力である比較用クロック信号ＤＣＬＫの信号変化エッジと１周期分遅れたＤＣＬＫをもとに生成されたウィンドウ信号ＷＳのウィンドウの中央とが一致するように調整する。 - 特許庁

This dynamic latch is provided with a discharge part for parallel discharging a first output node in response to one and second output node signal in differential input signals and parallel discharging a second output node in response to the other and first output node signal in the differential input signals and a current source for sinking a current from the discharge part in response to a clock signal.例文帳に追加

差動入力信号中で一つと第２出力ノードの信号に応答して並列で第１出力ノードをディスチャージし、差動入力信号中で他の一つと第１出力ノードの信号に応答して並列で第２出力ノードをディスチャージするディスチャージ部と、クロック信号に応答して前記ディスチャージ部から電流をシンキングする電流源とを具備する。 - 特許庁

Or, the pixel data of first video image data in the plurality of video image data are arranged at a pixel data transmission position prescribed in the format, an assignment is made for arranging the other video image data except the first ones at a data transmission position in a blanking period prescribed by the format, and the video image data in the format composited by the assignment are output in synchronization with the pixel clock.例文帳に追加

或いは、複数の映像データの内の、第１の映像データの画素データを、前記フォーマットで規定された画素データ伝送位置に配置し、第１の映像データ以外の他の映像データを、前記フォーマットで規定されたブランキング期間内のデータ伝送位置に配置する割り当てを行い、その割り当てで合成された前記フォーマットの映像データを、画素クロックに同期して出力する。 - 特許庁

In an SiP which constitutes a processing system for portable telephone by mounting a microcomputer chip 2 flip-chip mounted on a main plane of a wiring substrate 5 and a memory chip 3 mounted on the rear side thereof in the same sealing body, pads CP1, CP2 for clock signal are arranged in both sides located mutually in the opposite side of the main plane of the microcomputer chip 2.例文帳に追加

配線基板５の主面上にフリップチップ実装されたマイコンチップ２と、その裏面上に搭載されたメモリチップ３とを同一封止体内に混載させて、携帯電話用の処理システムを構築したＳｉＰにおいて、マイコンチップ２の主面の互いに反対側に位置する両辺側に、クロック信号用のパッドＣＰ１，ＣＰ２を配置した。 - 特許庁

According to this wafer 1, a reference clock applied at the same timing as that at an inspecting time in a wafer level burn-in can be inputted at different timing at each group of the chips 2 via the delay circuit 11, and a peak of the current flowing to each chip 2 is dispersed to enable reduction in instantaneous current in the wafer 1.例文帳に追加

この半導体ウェーハ１によれば、ウェーハレベルバーインでの検査時に同一タイミングで印加される基準クロックを、電気信号遅延回路１１を介して、チップ２のク゛ルーフ゜ごとに異なるタイミングで入力することが可能であり、各チップ２に流れる電流のピークを分散させて、半導体ウェーハ１における瞬時電流を低減できる。 - 特許庁

A network data generating device in an NT side device 1 with a V.35 interface is provided to generate network data by sampling received data from TE side equipment 2, in which protection areas are set in the vicinity of conversion points, and if the conversion point falls in any protection area, a sampling clock phase is inverted.例文帳に追加

V.35インタフェースを有するＮＴ側装置１において、ＴＥ側装置２からの受信データをサンプリングにより生成する網データ生成装置において、ＴＥ側装置からの受信データのデータ変換点の前後に保護範囲を設定し、前記データ変換点が何れかの保護範囲に入った際には、サンプリングクロックの位相を反転させる。 - 特許庁

When local power source fluctuations occur in a semiconductor integrated circuit, a power source fluctuation detecting circuit 21A in a clock buffer 5 receiving its influence tries to control the mutual conductance of a current source MOS transistor Mn3 of amplifier circuits 11A, 12A in the buffer 5 in a direction of suppressing the variation of the current driving capability of the amplifier circuits.例文帳に追加

半導体集積回路に局部的な電源変動を生じたとき、その影響を受けるクロックバッファ（５）は、その増幅回路（１１Ａ，１１Ｂ）の電流駆動能力の変化を抑制する方向に電源変動検出回路（２１Ａ）が前記増幅回路の電流源ＭＯＳトランジスタ（Ｍｎ３）の相互コンダクタンスを制御しようとする。 - 特許庁

Each of communication units 233 in a 1st communication system 230 is configured respectively to make accessed a data transmission line 231 in a specific timing period that is synchronously with a common system clock between the communication equipments 233 and that is set to each communication equipments 233 in the case of data transmission.例文帳に追加

第１の通信システム２３０において、複数の通信装置２３３の各々は、データ送信の際に、各通信装置２３３間で共通のシステムクロックに同期した各通信装置２３３毎に設定される固有のタイミング周期をもってデータ伝送路２３１に対してそれぞれアクセスする如く構成されている。 - 特許庁

In a third pipe line stage, the associative memory core output result in the previous clock cycle is analyzed, and one winner is decided based on specific priority when a plurality of winners are detected in the retrieval result, and distances between the addresses indicating the locations of the lines of the winners and the input data and the winners are encoded for output.例文帳に追加

第３パイプラインステージにおいて、前回のクロックサイクルの前記連想メモリコア出力結果を分析し、検索結果に複数のウィンナがある場合に特定の優先度に基づいて１つのウィンナを決定し、そのウィンナの行の場所を示すアドレスと入力データとウィンナ間の距離を符号化出力する。 - 特許庁

To provide a clock generation circuit, a semiconductor integrated circuit, and a test device therefor which can prevent a decrease in detection rate and an increase in circuit size, reduce the effect of a multi-cycle path, correctly identify problem parts, and test at a higher frequency even if provided with test objects with different frequencies in a non-scanned cell test.例文帳に追加

非スキャンセルの試験において、検出率低下、回路規模の増大を防止でき、マルチサイクルパスの影響を低減でき、不具合箇所を的確に特定でき、異周波数の試験対象があっても高速側の周波数で試験をすることが可能な、クロック生成回路、半導体集積回路およびその試験装置を提供する。 - 特許庁

In this reception circuit which receives a serial signal, an error rate is minimized by optimizing a clock signal becoming momentum for the reception circuit to introduce data in transmission/reception circuit connection, power turning-on or normal operation with respect to deviation of a regular effective data period appearing in a reception signal.例文帳に追加

シリアル信号を受信するが、受信信号にあらわれる規則的な有効データ期間のずれに対して、受信回路がデータを取り込む契機となるクロック信号を送信・受信回路接続時、電源投入時または通常動作時に最適化することでエラーレートが最小となる受信回路を提供することができる。 - 特許庁

Effective image transfer pulses are outputted from effective images in an effective pixel transfer period that signal charge is read in, and dummy pixel transfer pulses whose clock frequency is higher than that of the effective pixel transfer pulses are outputted in a dummy pixel transfer period that signal charge is read out from the dummy pixels even after the effective pixel transfer period has elapsed.例文帳に追加

有効画素から信号電荷の読取を行う有効画素転送期間に有効画素転送パルスを出力し、有効画素転送期間経過後であってダミー画素から信号電荷の読取を行うダミー画素転送期間に、有効画素転送パルスよりもクロック周波数が高いダミー画素転送パルスを出力する。 - 特許庁

In a column-signal processing unit 22_-1, the period of a counter clock for counter processing is set to such an extent that conversion errors due to predetermines cause are less likely to occur in a count result by a counter and count processing is performed, thereby acquiring high-order bit data (D1) in digital data, corresponding to a signal to be processed.例文帳に追加

カラム信号処理部２２＿１において、カウント処理用のカウンタクロックの周期を、所定の原因に起因した変換誤差がカウンタによるカウント結果に生じ難い程度に設定してカウント処理を行なうことで、処理対象信号に対応するデジタルデータにおける上位のビットデータ（Ｄ１）を取得する。 - 特許庁

To prevent a date and time of a clock used for determination of a date and time of acquisition of biological information from being wrongly set or gradually getting faster or slower and correctly set the clocks of a biological information acquisition means arranged in a plurality of locations in different time zones to local dates and times in a health management system.例文帳に追加

本発明は、健康管理システムにおいて、生体情報の取得日時の決定に用いられる時計の日時が誤って設定されたり次第にずれたりするのを防止すると共に、タイムゾーンが異なる複数の場所に配置された生体情報取得手段の時計を現地日時に正しく合わせることを課題とする。 - 特許庁

A CPU 2 generates horizontal synchronizing signal data, vertical synchronizing signal data and picture data and writes them in a frame buffer 31 set in an address space of a main memory 3 of the CPU and writes data read out from the frame buffer 31 in a FIFO memory 4, and data are outputted from the FIFO memory 4 to a CRT 6 synchronously with a dot clock.例文帳に追加

ＣＰＵ２は、水平同期信号データ、垂直同期信号データ、 及び画像データを生成して、 該ＣＰＵのメインメモリ３のアドレス空間に設定されたフレームバッファ31に書き込むとともに、フレームバッファ31から読み出したデータをＦＩＦＯメモリ４に書き込み、ＦＩＦＯメモリ４はドットクロックに同期してＣＲＴ６に出力する。 - 特許庁

When a memory section 1 is in a standby mode, a power supply breaking circuit 2 supplies electric power to the memory section 1 synchronously with the timing of refresh operation generated by a clock circuit 3 only in a period that the refresh operation is performed, and breaks the electric power to be supplied to the memory section 1 in a period when the refresh-operation is not performed.例文帳に追加

メモリ部１がスタンドバイモードにあるときには、電源供給遮断回路２は、時計回路３が発生するリフレッシュ動作のタイミングに同期してメモリ部１にリフレッシュ動作を行う期間だけ電力を供給し、リフレッシュ動作を行っていない期間にはメモリ部１への電力供給を遮断する。 - 特許庁

A shift register has a value of most significant bit which is in relation of logical NOT with the value of a bit being transmitted at first in the bit pattern of a unique word being detected as an initial value, converts the received data from series data to parallel data in synchronism with a received data clock synchronous with the received digital data and then outputs parallel received data.例文帳に追加

シフトレジスタは、初期値として検出すべきユニークワードのビットパターンの最初に送信されるビットの値と論理否定の関係にある値を最上位ビットの値を持ち、受信したディジタルデータと同期した受信データクロックに同期して受信データをシリアルデータからパラレルデータに変換しパラレル受信データとして出力する。 - 特許庁

A CPU 1 enables an SDRAM 2, which is for operating a common BOOT program 31 of a ROM 3, to operate by means of an SDRAM controller 11 and an operational frequency setting controller 12 based on RAM size information and an input clock frequency value which are both acquired in an IN order of an IN order circuit group 4.例文帳に追加

ＣＰＵ１は、ＳＤＲＡＭコントローラ１１と動作周波数設定コントローラ１２により、ＩＮオーダー用回路群４のＩＮオーダーで取得するＲＡＭサイズ情報と入力クロック周波数値を元にしてＲＯＭ３の共通ＢＯＯＴプログラム３１が動作するためのＳＤＲＡＭ２を動作可能とする。 - 特許庁

This device has a means for performing first protocol processing in a logic circuit, a means for performing second protocol processing in a logic circuit and the communication control circuit, to which a circuit for storing a storage device and the storage device are connected, and processing can be performed in real time with the operating clock of low speed almost several times as high as a communication rate.例文帳に追加

第一のプロトコル処理を論理回路で処理する手段と第二のプロトコル処理を論理回路で処理する手段及び、記憶装置を制御する回路及び記憶装置を接続した通信制御回路を有し、通信レートの数倍程度の低速な動作クロックでリアルタイムに処理できる。 - 特許庁

The microcomputer 10 calculates SOC of the lead battery 1 in a normal mode when the power is supplied from the generator 7, and is operated in a sleep mode not for calculating the battery charging state by reducing the operational clock frequency of a CPU when the power is supplied from the lead battery 1, and the power consumption is lower than that in the normal mode.例文帳に追加

マイコン１０は、発電機７から電力が供給されたときにノーマルモードで鉛電池１のＳＯＣを演算し、鉛電池１から電力が供給されたときにＣＰＵの動作クロック周波数が下げられバッテリの充電状態を演算しないスリープモードで動作し、ノーマルモードより低消費電力となる。 - 特許庁

An operation control unit 43 refers to information in a clock 44, an access information section 45, and a telephone book 8 based on the conditions of use set within a range registered in the restricted information registration section 7 without inputting the lock code from the operation section 5; and simultaneously provides operation instructions to each section in the cellular phone.例文帳に追加

動作制御部４３は、操作部５から暗証コードの入力なしで制限情報登録部７に登録された範囲内で設定した使用条件に基づいて、時計部４４、アクセス情報部４５及び電話帳８の情報も参照しつつ、携帯電話機各部に対し動作指示を行う。 - 特許庁

To manage information about alarm generation and the like, by associating with time information, related to equipment A1-A12 to be monitored even when the equipment A1-A12, provided in a monitored device 2 and to be monitored, have not a clock function, in a monitoring system in which a monitoring device 1 monitors the monitored device 2.例文帳に追加

監視装置１が被監視装置２を監視する監視システムで、被監視装置２に備えられる監視対象となる機器Ａ１〜Ａ１２が計時機能を有さない場合においても、当該監視対象となる機器Ａ１〜Ａ１２に関するアラーム発生などの情報を時間情報と対応させて管理する。 - 特許庁

The specified position for performing clock correction is varied arbitrarily in the subscanning direction, and the variation pattern is controlled to be insensitive to the visual characteristics of human being in order to realize good positional correction generating no low frequency noise, thus preventing failure of image due to shift in the irradiating position of laser.例文帳に追加

クロック補正をおこなう所定箇所を、副走査方向に対して任意に変化させ、その変化のパターンが人間の視覚特性に感度の低い様に制御をおこなうことで，低周波ノイズの発生しない良好な位置補正を実現し、レーザーの照射位置のズレによる画像不良を防止する。 - 特許庁

An antenna body 204 of the antenna 101 has the plurality of antenna coils which are wound in layers one over another, and the antenna coil differing in inductance value is selected and used as the antenna for a wave clock by changing the fitting direction of the antenna coil in the housing.例文帳に追加

アンテナ１０１のアンテナ本体２０４は、複数の層に重ね巻きされた複数のアンテナコイルを有しており、電波時計の筐体の材質に応じて、前記筐体内における前記アンテナコイルの取り付け方向を変えることによって、インダクタンス値の異なるアンテナコイルを電波時計のアンテナとして選択して使用する。 - 特許庁

In the medium synchronization system, a synchronization data decoding means 114 decides the command execution time from the synchronization data start time and the command execution time recorded in the synchronization data by referring to an internal clock 112, decodes the command kind recorded in the synchronization data 22, and transmits the command information to medium synchronization command execution means 12-1 to 12-n.例文帳に追加

同期データ解読手段１１４は内部時計１１２を参照し、同期データに記録されている同期データ開始時刻、コマンド実行時間から、コマンド実行時刻を判定し、同期データ２２に記録されているコマンド種別を解読し、コマンド情報をメディア同期コマンド実行手段１２−１〜１２−ｎに送信する。 - 特許庁

Additionally, a phase comparator and a phase frequency comparator are used in digital and analog PLLs, respectively, and operation is made so that the cumulative phase error between an ideal period and a reference signal to be generated is reduced in the digital PLL, thus preventing the cumulative phase error from easily occurring in a long-term defect and hence generating the stable clock.例文帳に追加

またディジタルＰＬＬには位相比較器を、アナログＰＬＬには位相周波数比較器を用いると共に、ディジタルＰＬＬでは理想周期と生成する基準信号との累積位相誤差を減らすように動作させることにより、長期間の欠陥時にも累積位相誤差を生じにくくし、安定したクロックを生成する。 - 特許庁

Also, at the time of switchover processing to the normal mode, after power voltage is stabilized following the initialization of the CPU 1 in the process of power voltage rising, on confirming clock synchronization for synchronizing each circuit provided in its own-unit, the power saving controller decides the own-unit is in an operable condition.例文帳に追加

通常モードに切り替える処理の際にも、省電力制御部は、電源電圧の立ち上がりの過程において、ＣＰＵ１を初期化して電源電圧が安定後、自装置が有する各回路の同期を取るためのクロックが同期していることを確認すると、自装置が動作可能な状態であると判断する。 - 特許庁

To generate a clock signal without damaging noise immunity in a high-frequency region when this semiconductor integrated circuit is applied to a VCO in a PLL, by suppressing the change quantity of the delay in a differential voltage-controlled delay cell against the change quantity of the control voltage input to a bias circuit which supplies bias voltages to the differential voltage-controlled delay cell.例文帳に追加

差動型の電圧可変遅延セルにバイアス電圧を供給するバイアス回路に対する制御電圧入力の変化量に対する電圧可変遅延セルの遅延量の変化量を抑制することにより、PLL のVCO に適用した場合に高周波領域でノイズ耐性を損なわずにクロック信号を生成する。 - 特許庁

To prevent signal charge from overflowing in a vertical transfer section and a horizontal transfer section with addition of the signal charge, without increasing a frequency of a vertical transfer clock, when adding the signal charge in the vertical transfer section and in the horizontal transfer section while performing a line thinning-out operation.例文帳に追加

ライン間引き動作を行いつつ垂直転送部内および水平転送部内で信号電荷の加算を行う際に、垂直転送クロックの周波数を高くすることなく、信号電荷の加算に伴う垂直転送部および水平転送部での信号電荷の溢れを未然に防止できるようにする。 - 特許庁

To provide a battery-less IC card operable both in contact and non-contact modes, which suppresses deterioration in throughput of a co-processor and achieves high-speed processing even in the non-contact mode where a clock frequency is lowered to save power consumption.例文帳に追加

接触方式と非接触方式とのいずれの方式でも動作可能なバッテリレスのＩＣカードにおいて、低消費電力化のために非接触環境時にクロック周波数を下げ場合にも、コプロセッサの処理性能の低下を抑え、非接触環境時でも高速処理を可能とするＩＣカードを提供する。 - 特許庁

By controlling the number and the timing of clock signals to be input to the electronic shutter vertical shift register circuits A20, B21, a reduction ratio in "thinning", the average number of pixels in "pixel averaging" and a range of segmentation in "segmentation" are freely changed only by preparing the two electronic shutter vertical shift register circuits A20, B21.例文帳に追加

この電子シャッター垂直シフトレジスタ回路Ａ２０，Ｂ２１に入力するクロック信号の数およびタイミングを制御することにより、２個の電子シャッター垂直シフトレジスタ回路Ａ２０，Ｂ２１を用意するのみで、“間引き”時の縮小率、“画素平均”時の平均画素数、および、“切り出し”時の切り出しの範囲を自由に変更できる。 - 特許庁

An AFC control section 32 calculates a frequency error that is an error between a frequency of a received signal and a frequency of a reference clock in the receiver A1 for each slot period on the basis of data stored in an AFC register 24 and counts number of times when the frequency error stays within a prescribed range in one frame.例文帳に追加

ＡＦＣ制御部３２は、ＡＦＣ用レジスタ２４に格納されているデータに基づいて、受信信号の周波数と受信装置Ａ１における基準クロックの周波数との誤差である周波数誤差をスロット期間ごとに算出し、その周波数誤差が１フレーム内で所定の範囲内にある回数をカウントする。 - 特許庁

When a decorative groove 7 which extends spirally from inside to outside and is formed in a V shape in section, is cut on a dial plate 2 of a clock being the decorative laminate, an inner oblique side 7A forming the V shape of the decorative groove 7 is made to have a gentler tilt angle than that of an outer oblique side 7B in the inner part of the spiral state.例文帳に追加

装飾板である時計の文字板２に、内側から外側へ渦巻き状に延び、かつ、断面Ｖ字形に形成された装飾用溝７を切削するにあたり、渦巻き状の内側部分において、装飾用溝７のＶ字を形成する内側の斜辺7Aを外側の斜辺7Bよりも緩やかな傾斜角度にする。 - 特許庁