「Clock In」に関連した英語例文の一覧と使い方(141ページ目) - Weblio英語例文検索

To provide an electronic clock of a type in which a liquid crystal panel holding recessed part is formed on a front face of a case capable of stably holding a liquid crystal panel while minimizing fear of receiving damage in the liquid crystal panel by impact from the outside.例文帳に追加

ケースの前面に液晶パネル収容凹部が形成されているタイプの電子時計であって、外部からの衝撃により液晶パネルが損傷を受ける虞れを最小限に抑えつつ液晶パネルを安定に保持し得る電子時計を提供すること - 特許庁

In a control unit 20, a data unit specifying signal specifying any one out of one byte, one word, and two words as access data quantity for accessing a SDRAM 10 in one period of an operation clock of an access circuit is outputted to an address decoder 110 as address data.例文帳に追加

制御ユニット２０では、アクセス回路の動作クロックの１周期にＳＤＲＡＭ１０へアクセスするアクセスデータ量として、１バイト及び１ワード及び２ワードのうちのいずれかを指定するデータ単位指定信号をアドレスデータとしてアドレスデコーダ１１０に出力する。 - 特許庁

To efficiently record data by starting recording of the data before a linear velocity becomes a reference value, that is, before revolution in a prescribed zone is stabilized and to avoid writing the data with a wrong clock when an address error occurs in recording.例文帳に追加

この発明は、規準の線速となる前、つまり所定のゾーンでの回転が安定する前に、データの記録を開始することができ、効率良く記録が行え、かつ、記録中にアドレスエラーが発生した場合に、誤ったクロックでデータを書き込まないようにすることができる。 - 特許庁

A clock modulation circuit comprises a control circuit 4; a first delay circuit 2 in which delay time is switched by the control circuit 4, and which has variable capacitors C2 and C4; a second delay circuit 3 which is configured in the same way as the first delay circuit 2; a phase comparator 5; and a low-pass filter 6.例文帳に追加

制御回路４と、制御回路４によって遅延時間が切り替えられ且つ可変キャパシタＣ２，Ｃ４をもつ第１の遅延回路２と、第１の遅延回路２と同じ構成の第２の遅延回路３と、位相比較器４と、ローパスフィルタ６を備える。 - 特許庁

To provide a semiconductor integrated circuit capable of largely reducing the generation of noises, an increase in an IR drop, and a peak power consumption or the like by a circuit having a simple constitution, in a synchronous circuit operated while being synchronized with a clock signal; and to provide a method for designing the semiconductor integrated circuit.例文帳に追加

クロック信号に同期して動作する同期回路において、簡単な構成の回路で、ノイズの発生やＩＲドロップ、ピーク消費電流の増大などを大幅に低減することができる半導体集積回路およびその設計方法を提供する。 - 特許庁

To provide a formatter driving clock generating method for a formatter device in which exposure pit information is generated out for forming a stable pit or track groove while fixing a quantity of exposure light, namely, in a CLV driving state.例文帳に追加

本発明は、露光光量一定のまま、すなわちＣＬＶ駆動状態で、安定したピットあるいはトラック溝形状形成を可能とする、露光ピット情報を生成出力するフォーマッタ装置のフォーマッタ駆動クロック生成方法を提供することを目的とする。 - 特許庁

The apparatus further includes, as a means for obtaining a modulation amount of each of pulses of the reference clock S3 in a random number, a modulation amount storage means 73 for storing the modulation amount in the random number with respect to each pulse or a random number generating means 81 for generating a random number.例文帳に追加

さらに、前記基準クロックＳ３の各パルスの変調量を乱数で得る手段として、その変調量を各パルスに対して乱数で記憶する変調量記憶手段７３、又は乱数を発生する乱数発生手段８１を備える。 - 特許庁

To solve a problem in which the sampled value of ICLK becomes unstable with a slight change in a DATA duty ratio, and the malfunction of a PLL circuit occurs when a phase control is carried out on the basis of the result of a phase comparison between input signal DATA and clock signal ICLK.例文帳に追加

入力信号ＤＡＴＡとクロック信号ＩＣＬＫとの位相比較結果に基づいて位相制御を行うと、ＤＡＴＡのデューティ比の僅かな変化に対して周波数検出の際のＩＣＬＫのサンプリング値が不安定となり、誤動作が生じる。 - 特許庁

This integrated circuit design method comprises: an arithmetic step for calculating the power potential distribution and the reference potential distribution in the integrated circuit; and a designing step for designing clock wiring in the integrated circuit based on the power potential distribution and the reference potential distribution.例文帳に追加

集積回路内の電源電位分布及び基準電位分布を演算する演算ステップと、電源電位分布及び基準電位分布を基に集積回路内のクロック配線を設計する設計ステップとを有する集積回路設計方法が提供される。 - 特許庁

To provide a system, capable of generating an optimum synchronizing signal as a reference for generating optimum timing to start writing in data and a data reproducing clock in an optical disk device for recording/reproducing with respect to DVD-RAM of a wobbled land/groove system.例文帳に追加

ウォブル・ランドグルーブ方式のＤＶＤ−ＲＡＭを記録／再生する光ディスク装置において、データ書き込み開始の最適なタイミングや、データ再生用のクロックを生成するための基準となる最適な同期信号を生成することが可能な方式を提供する。 - 特許庁

An ROM-E 101 connected to a host personal computer 100 and a target substrate 103 is provided with a trigger detection circuit 206 which generates, in accordance with a state of control signals (CS and OE) of the target substrate 103, a write clock of trace memories 202 to 204 used in common with an emulation RAM 210.例文帳に追加

ホストパソコンとターゲット基板に接続されたＲＯＭ−Ｅ１０３に、ターゲット基板の制御信号（ＣＳ、ＯＥ）の状態に応じ、エミュレーションＲＡＭ２１０と兼用のトレースメモリ２０２〜２０４のライトクロックを生成するトリガ検出回路２０６を設ける。 - 特許庁

To provide a semiconductor device for simplifying a control circuit, and reducing a circuit scale by simplifying timing control in the semiconductor device for inputting a plurality of data respectively in synchronism with a plurality of clock signals.例文帳に追加

本発明は、複数のクロック信号にそれぞれ同期して複数のデータが入力される半導体装置において、タイミング制御を簡略化することで制御回路を単純にすると共に回路規模を削減した半導体装置を提供することを目的とする。 - 特許庁

After a transfer error detection circuit 306 detects a transfer error that transfer data from a memory controller 170 to a recording modulation circuit 300 is delayed for a recording clock process, the number of transfer errors is counted in units of sync-frame in a transfer error count circuit 307.例文帳に追加

メモリコントローラ１７０から記録変調回路３００への転送データが記録クロック処理に間に合わない転送エラーを転送エラー検出回路３０６で検出した後、転送エラーカウント回路３０７にてシンクフレーム単位で転送エラー回数をカウントする。 - 特許庁

The CPU2 reflects a secular change in a resistance value of a resistor R1 in a CR oscillator 14 by measuring the terminal voltage of the resistor 22, and corrects the multiplication number set value FMULR of a clock signal CLK of a CR oscillation circuit 8 on the basis of that change.例文帳に追加

ＣＰＵ２は、抵抗器２２の端子電圧を測定することでＣＲ発振器１４内の抵抗器Ｒ１の抵抗値の経年変化を反映し、この変化に基づいてＣＲ発振回路８のクロック信号ＣＬＫの逓倍数設定値ＦＭＵＬＲを補正する。 - 特許庁

To supply an appropriate clock pulse whose voltage drop and deterioration of a voltage waveform are reduced as much as possible to respective unit cells which constitute an image pickup region in a two-dimensional array shape without enlarging a chip size in a CMOS-type solid-state image pickup device.例文帳に追加

例えばＣＭＯＳ型の固体撮像装置において、撮像領域部を２次元アレイ状に構成する各単位セルに、電圧降下及び電圧波形の劣化を極力低減した適正なクロックパルスを、チップサイズを拡大させることなく供給する。 - 特許庁

A pointer comparator 34 provided to an FIFO circuit section 22 outputs a timer control signal TE denoting a period until a data signal D1 is written in the FIFO circuit section 22 by 8 bits to a timer circuit section 23 in response to a write clock signal CL1.例文帳に追加

ＦＩＦＯ回路部２２に設けられたポインタ比較器３４はライトクロック信号ＣＬ１に応答してデータ信号Ｄ１がＦＩＦＯ回路部２２に同８ビット数書き込まれるまでの期間を示すタイマコントロール信号ＴＥをタイマ回路部２３に出力する。 - 特許庁

In the information recording/reproducing device sending the data to an information recording medium drive based on a prescribed clock signal and performing the write-in/read-out of the data to/from an information recording medium, a means changing the timing of the data sending is provided.例文帳に追加

情報記録媒体駆動ドライブに対して所定のクロック信号に基づいてデータを送出して、情報記録媒体へデータの書き込み／読み出しを行う情報記録／再生装置において、前記データ送出のタイミングを変更する手段を設けるようにした。 - 特許庁

Also, the device is provided with an interlock signal, it is transmitted to the maintenance port from the retrieving port, it sets a time for perform write-in and read-out of data for the content addressable memory, consequently, retrieving operation is continued in each clock cycle without interrupting it.例文帳に追加

また、インターロック信号が備えられており、検索ポートからメンテナンスポートに伝送されることにより、コンテントアドレサブルメモリに対してデータの書き込みおよび読み出しを実行すべき時を設定し、この結果、検索動作が中断することなく各クロックサイクルで継続する。 - 特許庁

A video signal processing circuit (2) recognizes video periods and non-video periods from the synchronizing signals and outputs video data in the video periods and outputs control data corresponding to the processing instruction from the processor, in non-video periods at timing synchronized with the pixel clock signal.例文帳に追加

映像信号処理回路（2）は、同期信号から映像期間および非映像期間を認識し、映像期間に映像データを出力し且つプロセッサからの処理命令に対応する制御データを画素クロック信号に同期するタイミングで非映像期間に出力する。 - 特許庁

To solve the following problem: an increase of a design TAT or power consumption cannot be suppressed, in a method performing the timing analysis of the whole circuit after suppressing a clock skew value as thoroughly as possible so as to guarantee the operation timing of the circuit, in the design of the semiconductor integrated circuit.例文帳に追加

半導体集積回路の設計において、回路の動作タイミングを保証するのに、クロックスキュー値を可能な限り抑え込んだ後で回路全体のタイミング解析を行う方法では、設計ＴＡＴや消費電力の増大を抑えられない。 - 特許庁

To provide a manufacturing method for a piezoelectric vibration piece, a piezoelectric vibration piece, a piezoelectric transducer, an oscillator, an electronic apparatus, and a wave clock, capable of uniformly forming a coating pattern on a piezoelectric plate while suppressing the increase in manufacturing ma-hours, degradation of manufacturing efficiency and fluctuations in vibration characteristics.例文帳に追加

製造工数の増加、製造効率の低下、及び振動特性の変動を抑制した上で、圧電板上に被膜パターンをムラなく形成できる圧電振動片の製造方法、圧電振動片、圧電振動子、発振器、電子機器及び電波時計を提供する。 - 特許庁

A clock control circuit 105 accordingly outputs a control signal C to set on a switch 96, which in turn applies an output voltage N of a regulator 95 to a resistor 97 to reduce the resistance value of variable resistance means of the regulator 95 below that in an unloaded state.例文帳に追加

このとき、クロック制御回路１０５から制御信号Ｃが出力され、スイッチ９６がオン状態となり、レギュレータ９５の出力電圧Ｎが抵抗９７に印加され、レギュレータ９５の可変抵抗手段の抵抗値が無負荷状態のときよりも低下する。 - 特許庁

The address of a memory in which image data is stored is connected to an up/down counter, and a clock of an address counter is obtained in accordance with the width of a display area, the number of effective pixels, and the speed of a moving object, and increment or decrement of the address counter is determined by the direction of the moving object.例文帳に追加

画像データが入っているメモリのアドレスをＵｐ／Ｄｏｗｎカウンターに接続し、表示域の幅、有効画素数と、移動物体の速度からアドレスカウンターのクロックを求め、移動物体の向きからアドレスカウンターのＵｐ、Ｄｏｗｎをきめる。 - 特許庁

An amplifier 100 comprises: a VCO control voltage generation circuit 170 and VCO 160 for generating a PWM clock with a frequency dependent on a voltage level of the power supply voltage VDD; and a pulse width modulation circuit 130 for generating PWM signal PWMOUTP and PWMOUTIN with a pulse width in proportion to PWM data based on a PWM clock.例文帳に追加

アンプ１００は、電源電圧ＶＤＤの電圧レベルに依存した周波数のＰＷＭクロックを生成するＶＣＯ制御電圧発生回路１７０及びＶＣＯ１６０と、ＰＷＭクロックに基づいてＰＷＭデータに比例したパルス幅を持つＰＷＭ信号ＰＷＭＯＵＴＰ及びＰＷＭＯＵＴＮを生成するパルス幅変調回路１３０とを有して構成される。 - 特許庁

The circuit (18) comprises a signal generator (20) generating a variable signal arranged to vary the variable signal in order to form a signal waveform as the time elapses, and an oscillator (22) for modulating the frequency of a clock signal according to a frequency modulation waveform by forming a clock signal using the variable signal.例文帳に追加

本発明の回路（１８）は、可変信号を生成する信号発生器であって、時間の経過とともに信号波形を形成するために可変信号を変化させるように構成されている、信号発生器（２０）と、可変信号を用いてクロック信号を生成することにより、周波数変調波形に従ってクロック信号の周波数を変調させる発振器（２２）を備える。 - 特許庁

Of SCAN test circuits implementing scan test in semiconductor integrated circuits, the SCAN test circuit is characterized by generating scan cell enable signal of a plurality of timings from a scan enable external input signal and controlling formation of a launch clock and a capture clock for detecting delay failure from real operation speed based on the scan cell enable signal of the plurality of timings.例文帳に追加

半導体集積回路におけるスキャンテストを行うＳＣＡＮテスト回路であって、スキャンイネーブル外部入力信号から複数タイミングのスキャンセルイネーブル信号を生成し、上記複数タイミングのスキャンセルイネーブル信号により、実動作速度による遅延故障検出のためのラウンチクロック及びキャプチャクロックの生成が制御されることを特徴とするＳＣＡＮテスト回路を開示する。 - 特許庁

Further, the server rack system detects the deletion or operation stop of the server or the addition or operation restart of the server, and when detecting the deletion or operation stop of the server or the addition or operation restart of the server, resets the CPU clock frequencies of the plurality of servers and changes the CPU clock frequencies to be frequencies successively shifted in each predetermined shift width.例文帳に追加

また、サーバの削除又は動作停止、又は、サーバの追加又は動作再開を検出し、サーバの削除又は動作停止、又は、前記サーバの追加又は動作再開が検出された時には、複数のサーバのＣＰＵクロック周波数の再設定を行い、複数のサーバのＣＰＵクロック周波数が順に所定シフト幅づつずらした周波数となるように変更する。 - 特許庁

The device 2 is composed by comprising a TS buffer circuit 200 which stores the TS packets, a transfer rate calculating means 201 which calculates a transfer rate based on PCR (Program Clock Reference) of the TS packets, a frequency generation circuit 202 which generates a reproduction rate clock frequency of the TS buffer circuit 200 based on the transfer rate in order to retransmit the transferred broadcast signal.例文帳に追加

そして、転送された放送信号を再送信するために、装置２を、ＴＳパケットを格納するＴＳバッファー回路２００と、ＴＳパケットのＰＣＲに基づいて転送レートを計算する転送レート計算手段２０１と、この転送レートに基づいてＴＳバッファー回路２００の再生レートクロック周波数を生成する周波数生成回路２０２とを備えて構成した。 - 特許庁

A time adjusting method of electric apparatus is to transmit time information from a time information transmitter 4 provided on an electric power network 1 through the network 1 in which electricity is supplied by a power company toward an internal clock 93X of the electric apparatus 7X connected to a power line 11X and control time of the internal clock 93X of the electric apparatus 7X.例文帳に追加

電力線１１Ｘに接続された電気機器７Ｘの内蔵時計９３Ｘに対し、電力会社によって電気が供給されている電力網１を通じて、当該電力網１上に設けられた時刻情報発信部４から時刻情報を伝送し、電気機器７Ｘの内蔵時計９３Ｘの時刻調整を行う電気機器の時刻調整方法である。 - 特許庁

A clock signal to drive a plurality of (two in the figure) optical signal transmitting parts 11 provided, corresponding to each transmission node 111 is generated by a clock generating part 130 provided on one optical signal transmitting part 11, supplied to one optical signal transmitting part 11 and supplied to the other optical signal transmitting part 11 as well via a connecting part 131.例文帳に追加

各送信ノード１１１に対応して設けられている複数（図１では２つ）の光信号送信部１１を駆動するためのクロック信号を一方の光信号送信部１１に設けたクロック発生部１３０によって生成し、該一方の光信号送信部１１に供給すると共に、接続部１３１を介して他方の光信号送信部１１へも供給する。 - 特許庁

A delay indicated value calculating circuit 101 obtains a delay indicated value which is obtained by cumulatively adding M-N in every cycle of the input clock signal and generated by subtracting N from K when the delay indicated value K exceeds N, and increases or decreases the delay indicated value K according to a phase adjustment signal 30 showing phase control over the output clock signal.例文帳に追加

遅延指示値算出回路１０１により、入力クロック信号のサイクルごとにＭ−Ｎを累積的に加算した値からなる遅延指示値Ｋであって、かつ遅延指示値ＫがＮ以上となった場合にはＫからＮを減算した値となる遅延指示値Ｋを求め、出力クロック信号に対する位相制御を示す位相調整信号３０に応じて遅延指示値Ｋの値を増減する。 - 特許庁

A double speed FIFO 15 outputs video signal data at frame rate twice as high as that of the input video signal by sequentially writing video signals for one line from an LM circuit 14 by synchronizing with a period twice as high as that of a dot clock MCLK of a liquid crystal device 17 and reading the written video signals in a writing order by synchronizing with the dot clock MCLK thereafter.例文帳に追加

倍速ＦＩＦＯ１５は、液晶デバイス１７のドットクロックＭＣＬＫの２倍の周期に同期してＬＭ回路１４からの１ライン分の映像信号を順次に書き込み、その後書き込んだ映像信号をドットクロックＭＣＬＫに同期して書き込み順に読み出すことにより、入力映像信号の２倍のフレームレートの映像信号データを出力する。 - 特許庁

A frequency control device 1 is provided with an observation means 3 for observing the operating state of a control object 2 operating on the basis of a variably controlled frequency, a frequency determination means for determining a clock frequency in accordance with the operating state, and a frequency limiting means 5 for limiting the range or value of the clock frequency determined by the frequency determination means 4.例文帳に追加

周波数制御装置１において、可変制御される周波数に基いて動作する制御対象２の稼動状態を観測する観測手段３と、稼動状態に応じてクロック周波数を決定する周波数決定手段４と、周波数決定手段４により決定されるクロック周波数について、その範囲又は値を制限する周波数制限手段５を設ける。 - 特許庁

A correction circuit 13 is operated synchronously with other prescribed bit change pattern in operating timing control data CKP to set various image pick-up conditions, such as selection of an exposure time and switching of a read speed of pixel charges, depending on any reference clock signal among reference clock signals CLK1, CLK2, CLK3, etc., and contents of pattern selection data PS.例文帳に追加

補正回路１３は、動作タイミング制御データＣＫＰのうちの他の所定ビットの変化パターンに同期して動作するようになっており、基準クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３…の内のいずれか１つの基準クロック信号とパターン選択デ−タＰＳの内容に応じて、露光時間の選択や、画素電荷の読出し速度の切換え等、種々の撮像条件を設定することができるようになっている。 - 特許庁

In a network system where a main apparatus being attached with an interface unit can communicate with another apparatus through a network, a signal detecting section 7 monitors a packet signal for the main apparatus being filtered through a switching hub 10, and a clock control section 8 controls a clock frequency being fed to the CPU section 4 of the network interface unit to increase or decrease.例文帳に追加

インタフェース装置を装着可能な本体機器と他の機器がネットワークを介して通信可能なネットワークシステムにおいて、スイッチングハブ１０を介してフィルタリングされる本体機器に対するパケット信号を信号検出部７が監視して、クロック制御部８がネットワークインタフェース装置のＣＰＵ部４に供給するクロック周波数を上げ下げ制御する構成を特徴とする。 - 特許庁

A data multiplexing part 102 performs time division multiplexing of the data of input digital data terminals 101 consisting of N systems, the multipelxed data are inputted to a shift register 103 having N-stage registers needed to delay the data, and the data stored in the register are successively shifted to the next register to be delayed by inputting a clock to the register 103 from a clock input terminal 104.例文帳に追加

Ｎ系統ある入力ディジタルデータ端子１０１のデータを、データ多重化部１０２で時分割多重化し、多重化したデータを遅延させるのに必要なN段のレジスタを有するシフトレジスタ１０３に入力し、シフトレジスタ１０３にクロック入力端子１０４からクロックを入力することでレジスタに格納されたデータを順番に次レジスタにデータを移動させ遅延させる。 - 特許庁

When the reference clock can be acquired, a CPU 106 predictively calculates phase error information due to the secular change characteristic of the clock frequency from the VCO 104 by each period informed from a time count means 11 in advance on the basis of the phase error information outputted from a phase comparator 2, and stores a control voltage for correcting its phase error to a self-running DA setting memory 109.例文帳に追加

基準クロックが取得出来ている時、ＣＰＵ１０６は位相比較器２より出力される位相誤差情報より、予め計時手段１１０で通知される周期毎にＶＣＯ１０４のクロック周波数の経年変化特性による位相誤差情報を予測して算出し、その位相誤差を補正する制御電圧値を自走ＤＡ設定メモリ１０９に記憶する。 - 特許庁

This pseudo satellite signal transmission device in one embodiment for transmitting a navigation signal includes: four or more pseudo satellites for generating and outputting a pseudo satellite code for navigation; antennas for transmitting signals outputted from each pseudo satellite corresponding to each pseudo satellite respectively; and one clock for synchronization for providing a clock for synchronization to each pseudo satellite.例文帳に追加

本発明の一実施形態による装置は、航法信号を送信するための疑似衛星信号送信装置で、航法用疑似衛星コードを生成して出力する４個以上の疑似衛星と、前記各疑似衛星から出力された信号を前記各疑似衛星と各々対応されて送信するアンテナと、前記各疑似衛星に同期用クロックを提供する１つの同期用クロックを含む。 - 特許庁

A counter 73 updates the counted value C in response to the starting edge of a reference clock signal SO inputted from a first selector 71, and a latch signal output circuit 78 synchronizes a start winning signal SS inputted from a start winning hole switch 70 with the starting edge of the reference clock signal SO and outputs a latch signal SL to a random number value storage circuit 79.例文帳に追加

カウンタ７３は、第１のセレクタ７１から入力される基準クロック信号Ｓ０の立ち上がりエッヂに応答して、カウント値Ｃを更新し、ラッチ信号出力回路７８は、始動入賞口スイッチ７０から入力される始動入賞信号ＳＳを、基準クロック信号Ｓ０の立ち下がりエッヂに同期させて、ラッチ信号ＳＬを乱数値記憶回路７９に出力する。 - 特許庁

In a signal transmission system for transmitting logical data by two positive and negative differential signals, a signal of exclusive OR 7 is generated from a clock signal CK and a data signal D, the generated exclusive OR signal CD and the data signal D are multiplexed to transmit the data signal D and the clock signal CK as differential signals having two amplitude values through a pair of signal lines.例文帳に追加

正負二つの差動信号によって論理データを伝送する信号伝送方式において、クロック信号ＣＫはデータ信号Ｄとの排他的論理和７の信号を生成し、生成した排他的論理和の信号ＣＤとデータ信号Ｄとを多重化し、２値の振幅をもつ差動信号でデータ信号とクロック信号を１対の信号線ペアで伝送すること。 - 特許庁

The method and apparatus also comprise a step of generating a central processing unit (CPU) clock in the clock shaper logic unit based on the output of the free-running counter and the at least one input specifying the desired frequency by comparing a bit-reversed version of the output of the free-running counter with the at least one input specifying the desired frequency.例文帳に追加

該方法及び装置は、また、自走カウンタの出力と所望の周波数を特定する少なくとも一つの入力とに基づいて、自走カウンタの出力のビット反転されたものと所望の周波数を特定する少なくとも一つの入力とを比較することにより、クロック整形ロジック・ユニットにおいて中央処理装置（ＣＰＵ）クロックを生成するステップを備える。 - 特許庁

In changing the frequency division ratio of the frequency divider circuit 11 and the frequency division ratio of a frequency divider circuit 13 of the PLL 12, the internal logic circuit 19 controls a selector 15 via a mask generating circuit 18 before the changing to select a bypass clock 41 not using the PLL 12 and to supply the bypass clock 41 to the internal logic circuit 19 via an AND circuit 17.例文帳に追加

分周回路１１の分周比及びＰＬＬ１２の分周回路１３の分周比を変更する場合には、その前に、内部ロジック回路１９はマスク生成回路１８を介してセレクタ１５を制御して、ＰＬＬ１２を使用しないバイパスクロック４１を選択させ、このバイパスクロック４１をＡＮＤ回路１７を経て内部ロジック回路１９へ供給させる。 - 特許庁

A plurality of different test condition data A-N are successively outputted from a test controller 1, the output number of the test condition data is counted by a counter circuit 3, and the data writing clock outputted from the test controller 1 according to the counted value is distributed by a clock distributing circuit 4 to write corresponding test condition data in analog and digital characteristic measuring circuits 61-6n, respectively.例文帳に追加

テストコントローラ１から順次複数の異なる試験条件データ「Ａ」〜「Ｎ」を出力し、カウンタ回路３にて試験条件データの出力数を計数し、その計数値に応じてテストコントローラ１から出力されるデータ書込クロックをクロック分配回路４によって分配して、各アナログ・ディジタル特性測定回路６１〜６ｎに夫々対応する試験条件データを書き込ませる。 - 特許庁

This circuit (18) is a signal generator (20) producing a variable signal constituted so as to change the variable signal for generating a signal waveform together with the lapse of time, and an oscillator (22) modulating the frequency of a clock signal in accordance with a frequency modulation waveform by generating the clock signal with the variable signal used.例文帳に追加

本発明の回路（１８）は、可変信号を生成する信号発生器であって、時間の経過とともに信号波形を形成するために可変信号を変化させるように構成されている、信号発生器（２０）と、可変信号を用いてクロック信号を生成することにより、周波数変調波形に従ってクロック信号の周波数を変調させる発振器（２２）を備える。 - 特許庁

The circuit is provided with a serial/parallel converting circuit 19 which is used to convert serial data inputted with clock signals into parallel data, a memory 21 which stores the parallel data converted by the circuit 19 and a writing pulse generating circuit 30 which generates writing pulses, that are used to set a writing time in the memory, by counting the clock signals.例文帳に追加

この半導体集積回路は、クロック信号と共に入力されるシリアルデータをパラレルデータに変換するシリアル／パラレル変換回路１９と、シリアル／パラレル変換回路によって変換されたパラレルデータを記憶するメモリ２１と、クロック信号をカウントすることにより、メモリにおける書込み時間を設定するために用いられる書込みパルスを発生する書込みパルス発生回路３０とを具備する。 - 特許庁