「Clock In」に関連した英語例文の一覧と使い方(149ページ目) - Weblio英語例文検索

To provide a layout method and a layout program of a semiconductor device which can effectively arrange required minimum decoupling capacitance in accordance with a circuit constitution, an arrangement position, operation timing, and a clock tree of a functional circuit.例文帳に追加

機能回路の回路構成、配置位置、動作タイミング、およびクロックツリーに応じて、必要最小限のデカップリング容量を効率的に配置することができる半導体装置のレイアウト方法およびレイアウトプログラムを提供すること。 - 特許庁

To attain cost reduction and to save complicated components procurement effort by switching input data without establishing a clock generation device in a digital signal processing circuit where data are inputted from a plurality of input lines.例文帳に追加

複数の入力系統からデータが入力されるデジタル信号処理回路において、クロック生成装置を設けることなく入力データを切り替えることを実現して、コストの低減を図り、煩雑な部品調達の手間を省く。 - 特許庁

The output of the XOR 3 is supplied to a selector 4 as well and the asynchronous input signal or an asynchronous input signal which is taken in last and held is supplied to the selector 8 when the operation clock C2 falls.例文帳に追加

ＸＯＲ３の出力はセレクタ４にも供給され、動作クロックＣ２の立ち下がりで非同期入力信号、又は直前に取り込まれ保持された非同期入力信号がＦＦ５に取り込まれ、セレクタ８に供給される。 - 特許庁

This sheet computer is configured by mounting a display circuit and a peripheral circuit connected to the display circuit on the same substrate, and the peripheral circuit is configured as an asynchronous system in which no global clock is necessary.例文帳に追加

本発明のシートコンピュータは、ディスプレイ回路と、前記ディスプレイ回路に接続する周辺回路を同一基板上に実装したものであり、前記周辺回路はグローバルクロックを不要とする非同期システムとして構成されている。 - 特許庁

The read clock generator circuit has no need of generating reference signals in own circuit but can feed the fed reference signal added with a timing error, when reading signals, to the controlled oscillator.例文帳に追加

リードクロックを生成する信号生成回路においては、基準信号を自己回路内で生成する必要がなく、供給された基準信号に信号を読み出すときのタイミング誤差を付加して制御発振器に供給することができる。 - 特許庁

A latch signal generating circuit 32 generates a latch signal ALATZ in synchronization with late timing of activation timing of a delayed chip enable signal into which the chip enable signal/CE is delayed and transition timing of a clock signal CLK.例文帳に追加

ラッチ信号生成回路３２は、チップイネーブル信号／ＣＥを遅延させた遅延チップイネーブル信号の活性化タイミングおよびクロック信号ＣＬＫの遷移タイミングのうち遅いタイミングに同期してラッチ信号ＡＬＡＴＺを生成する。 - 特許庁

To generate a clock for display to drive horizontal pixels without using a PLL circuit in driving display by converting the number of horizontal pixels of input video data into that suited for a display device.例文帳に追加

入力ビデオデータの水平画素数を、ディスプレイデバイスに適合する水平画素数に変換して表示駆動を行うのにあたり、ＰＬＬ回路を用いることなく、水平画素駆動のための表示用クロックが生成できるようにする。 - 特許庁

In a latch/predecoder section 3a, which is a row system address access circuit, a row address strobe signal/RAS is latched synchronously with a clock signal CLKi by an internal RAS generating circuit 13 and a row address strobe signal/RASi is outputted.例文帳に追加

ロウ系アドレスアクセス回路であるラッチ／プリデコーダ部３ａにおいて、ロウアドレスストローブ信号／ＲＡＳは、内部ＲＡＳ発生回路１３によりクロック信号ＣＬＫｉに同期してラッチされ、ロウアドレスストローブ信号／ＲＡＳｉを出力する。 - 特許庁

Furthermore, the system comprises a means (101) for supplying a variable operating voltage to the performing means and means (104) for dynamically varying the frequency of the clock signal responsive to observed changes in the variable operating voltage.例文帳に追加

システムはさらに、その実行手段に変動する動作電圧を供給するための手段(101)と、その変動する動作電圧の観察された変化に応答してクロック信号の周波数を動的に変更するための手段(104)を備える。 - 特許庁

A demodulation circuit output signal 14 reproduced in a demodulation circuit 12 together with a clock signal 13 is successively compared with a UW 19 from a frame synchronizing signal generation circuit 18 and a judgement circuit 40 judges them.例文帳に追加

復調回路１２でクロック信号１３とともに再生された復調回路出力信号１４を、フレーム同期信号発生回路１８からのＵＷ１９と、比較回路１６で逐次比較し判定回路４０で判定させる。 - 特許庁

To provide collaboration among two or more nodes that reduces multiple re-synchronization preambles, minimizes energy consumption at each node, and utilizes the residual clock synchronization period remaining after data communication is completed in the current communications frame.例文帳に追加

多数ある再同期プリアンブルを減らし、各ノードにおける電力消費を最小にし、データ通信が現通信フレームで完了した後の残余クロック同期期間を利用する、２つ以上の送受信ノード間におけるコラボレーションを提供する。 - 特許庁

In this antenna for an electric wave clock, flanges 23, 24 are formed respectively on both ends of a rod-shaped core material 22, a coil 26 is wound on the core material 22 between the flanges, and both end parts of the coil are connected to a connection pin 27 erected on the flange.例文帳に追加

電波時計用アンテナは、棒状芯材２２の両端にフランジ２３，２４がそれぞれ形成され、その間の芯材にコイル２６が巻回され、フランジに立設された接続ピン２７にコイルの両端部が接続される。 - 特許庁

In the negative voltage power generating circuit 3, a flying capacitor C12 is connected between the external connecting terminals P2, P11, and the clock CPCLK3 is applied to one terminal of the flying capacitor C12 through the external connecting terminal P2.例文帳に追加

負電源発生回路３においては、外部接続端子Ｐ２，Ｐ１１の間にフライングコンデンサＣ１２が接続され、外部接続端子Ｐ２を介して、フライングコンデンサＣ１２の一方の端子にクロックＣＰＣＬＫ３が印加される。 - 特許庁

Furthermore, the Δtp which is a jitter component which the write clock PLL circuit can not follow is given to a deflection correction circuit 22, and then the fine adjustment of the deflection angle in the circumferential direction of an electron beam is performed through a deflector 23.例文帳に追加

更に、ライトクロックＰＬＬ回路が追従できなかったジッタ成分であるΔｔｐが偏向補正回路２２に与えられ、偏向器２３を介して電子ビームの円周方向の偏向角度の微調整が行われる。 - 特許庁

To provide an apparatus for regenerating a clock which is capable of flexibly changing the free-running/locking method of a primary PLL circuit and a secondary PLL circuit depending on the degree of deterioration in input signals, such as video image signals etc, and regenerating normal clocks even for the deteriorated input signals.例文帳に追加

映像信号等の入力信号の劣化状況により、１次ＰＬＬ回路と２次ＰＬＬ回路の自走／ロック方法をフレキシブルに変更でき、劣化した入力信号に対しても、正常なクロック再生を可能とする。 - 特許庁

The device is provided with: a wobble phase detector 15 outputting a first phase error difference signal indicating an error between a wobble signal and a recording clock from a VCO 22; and an LPP detecting circuit 7 detecting a pre-pit included in a push-pull signal.例文帳に追加

ウオブル信号とＶＣＯ２２からの記録クロックとの誤差を示す第１の位相誤差信号を出力するウオブル位相検出器１５、プッシュプル信号に含まれるプリピットを検出するＬＰＰ検出回路７を具備する。 - 特許庁

In the case of vertical transfer operation of a CCD image sensor 100 requiring a large current, the thinning of the boosted voltage clock CLK (constant voltage control) is inhibited before the operation so as to temporarily over-boost (pre-charge) the voltage VSS.例文帳に追加

大きな電流が必要とされるＣＣＤイメージセンサ１００の垂直転送動作時には、これに先がけて昇圧クロックＣＬＫの間引き（定電圧制御）が禁止され、電圧ＶＳＳが一時的に過昇圧（プリチャージ）される。 - 特許庁

The central control part 2 reads a telephone ringer set group 8a from a storage part 3 based on the information of a group information memory 33 in the storage part 3 and a clock 4, and operates a time-division switch 6 and a telephone set interface part 7.例文帳に追加

中央制御部２は記憶部３内のグループ情報メモリー３３と時計４の情報をもとに、鳴動する電話機グループ８ａを記憶部３から読み出し、時分割スイッチ６と電話機インタフェース部７を操作する。 - 特許庁

Power supply from the backup power source is not carried out when the memory module is removed from the processing section by carrying out power supply from a backup power source 2b to a real time clock (RTC) 2c present in a processing section 2 via the memory module 3 (a wiring 3c).例文帳に追加

処理部２にあるリアルタイムクロック（ＲＴＣ）２ｃへのバックアップ電源２ｂの供給をメモリモジュール３を介して行い（配線３ｃ）、メモリモジュールが処理部から外された場合にバックアップ電源の供給がなくなるようにした。 - 特許庁

To provide a scanner operable at high speed and a copying machine using the same in which a CCD sensor can be driven at high speed by a clock signal to be inputted to a circuit for generating a CCD driving signal, for example.例文帳に追加

ＣＣＤセンサを高速たとえば、ＣＣＤ駆動信号を生成する回路に入力するクロック信号を高速で駆動することができる高速動作可能なスキャナおよびそれを用いた複写機を提供することである。 - 特許庁

Clock pulses of a transmission side are counted and read successively for respective periods of frames transmitted on a transmission line 103 by a generating circuit 104 on the transmission side, and the count values are incorporated in the corresponding frames and transmitted to a reception side.例文帳に追加

送信側の生成回路１０４では、送信側クロックパルスを伝送路１０３を伝送されるフレームの１周期ごとに順次計数して読み取った計数値を対応するフレームに組み込んで受信側に伝送する。 - 特許庁

The non-contact medium 1 acts at an adjacent type mode, satisfying a requirement of a high security and high speed communication by acting a body at a high-speed action clock and operating a CPU 31 at usage time in the adjacent type system.例文帳に追加

非接触媒体１は近接型システムでの使用時には、本体を高速の動作クロックで動作させるとともにＣＰＵ３１を作動させて、高セキュリティ、高速通信の要求を満足させる近接型モードで動作する。 - 特許庁

The synchronizing means 13 generates the update quantity of the reproduction position of reproduced information stored in a storage means 16 so as to synchronize with the reception time intervals of the clock signal and supplies it to a reproduction position generating means 14.例文帳に追加

同期手段１３は、前記クロック信号の受信時間間隔に同期するように、記憶手段１６に記憶されている再生情報の再生位置の更新量を生成し、再生位置生成手段１４に供給する。 - 特許庁

Then, any of delay clocks is selected and at least either a reproduction operation for reading data from a disk medium or a recording operation for writing data in the disk medium is synchronized with the selected delay clock to be carried out.例文帳に追加

そして、遅延クロックのいずれかが選択され、ディスク媒体からデータを読み出す再生動作、およびディスク媒体にデータを書き込む記録動作の少なくともいずれかが、選択された遅延クロックに同期して実行される。 - 特許庁

In the transmission of the digital signals between the devices, communication is performed between the devices by using the bi-directional communication line to determine a transmission path configuration, such as the number of use lanes, a use lane number, a transmission direction, a transmission clock frequency, and the like.例文帳に追加

機器間でデジタル信号を伝送する際、機器間で双方向通信ラインを利用して通信が行われ、使用レーン数、使用レーン番号、伝送方向、搬送クロック周波数などの伝送路構成が決定される。 - 特許庁

A main control part not shown refers to a time managed by a clock (not shown) (step S1700 and clears the backup data when it judges that this passes a set certain time (Yes in step S1710) (step S1720).例文帳に追加

図示しない主制御部は、時計（不図示）が管理する時刻を参照し（ステップＳ１７００）、これが設定された或る時刻を過ぎたと判断した場合に（ステップＳ１７１０のＹｅｓ）は、バックアップされているデータをクリアする（ステップＳ１７２０）。 - 特許庁

The light emitting interior clock is made up in the form of a cube and has a light emitting body of an LED 25 therein, and a front face of walls constituting the cube is used as the time indicating face, and five faces with except the back face are made of translucent side boards which transmit light faintly.例文帳に追加

立方体形状でその内部にＬＥＤ発光体２５を備え、立方体の側面のうち正面を時間表示面とし、背面を除く五面が光を淡く通す半透明な側面板で構成する。 - 特許庁

A chip select signal the inverse of CS, a write enable signal the inverse of WE and a write data signal DIN which are outputted from the outside in the same manner are synchronized with the system clock signal CLK so as to be inputted to the respective latches 81 to 83 inside the latch circuit 8.例文帳に追加

同じく外部から入力されるチップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥ、書き込みデータＤＩＮは、システムクロック信号ＣＬＫに同期してラッチ回路８の各々のラッチ８１〜８３に入力される。 - 特許庁

A second transmitting-receiving processor 25 executes a signal output process in the second communication system at a second rate corresponding to the second clock CK2, and a receiving process of signals inputted at the second rate or a third rate, i.e., an inter multiple of the second rate.例文帳に追加

第２送受信処理部２５は、第２クロックＣＫ２に対応する第２レートによる信号出力処理および第２レートまたはその整数倍の第３レートで入力される信号の受信処理を第２通信方式で行う。 - 特許庁

A time management section 18 receives power even in the energy-saving mode, a comparator circuit 18c compares the time of a clock circuit 18a with the time of time registration and provides output of the comparator circuit to an energy-saving control section 19, when both the times are coincident.例文帳に追加

時刻管理部１８は、省エネルギーモードにおいても電源が供給され、比較回路１８ｃが時計回路１８ａと時刻レジスタの時刻を比較し、一致したときに省エネ制御部１９に比較回路出力を送信する。 - 特許庁

The clock pulse Clk is guided to a light output port 17, to be input into the optical SR flip flop 101 as a set light pulse R, when the nonlinear refractive index change is not excited in the nonlinear waveguides i1.例文帳に追加

また、非線形導波路１１，１２での非線形屈折率変化が励起されていない場合には、クロック光パルスＣｌｋは光出力ポート１７に導かれ、光ＳＲフリップフロップ１０１にセット光パルスＲとして入力される。 - 特許庁

Each multiplier applies multiple processing to the data latched in the D-flip-flop corresponding one to one to the multiplier by using a different multiple factor for the first half and the latter half of one clock period and the three adders sum the respective multiplication results.例文帳に追加

各乗算器は、１対１に対応するＤ型フリップフロップの保持データに対して、１クロック周期の前半と後半で別々の乗数を用いた乗算処理を行い、それぞれの乗算結果が３つの加算器で加算される。 - 特許庁

A sequential write address counter 24 generates address data 114, where the address is sequentially increased in response to the input of the clock 102, when the enable signal 108 is logical 1 or where repeating the address generated immediately before the logic reaches logical 0, when the enable signal 108 is logical 0.例文帳に追加

順次書込アドレスカウンタ24はイネーブル信号108 が論理１のときクロック102 の入力に応じて順次アドレスが大きくなり、論理０のとき論理０となる直前に生成したアドレスを繰り返すアドレスデータ114 を生成する。 - 特許庁

The CPU 11 stores the time when the operation key is operated by the user in the count time information storage area 43 of the memory unit 41 every time when the user operates the operation key based on the time informed from the clock IC 21.例文帳に追加

ＣＰＵ１１は、時計ＩＣ２１から通知される時刻に基づいて、使用者が操作キーを操作する度に、操作キーが使用者により操作された時刻をメモリ部４１のカウント時刻情報記憶領域４３に記憶させる。 - 特許庁

To reduce the number of parts so as to reduce the mounting area, and improve production efficiency so as to reduce costs, in a semiconductor integrated circuit and an electric and electronic circuit using an electronic circuit device, such as electronic clock.例文帳に追加

半導体集積回路および電子時計などの電子回路装置を用いた電気および電子回路において、部品点数の減少および実装面積の縮小化を図り、生産効率の向上とコストダウンを図る。 - 特許庁

To provide a picture display device in which a good quality picture having a high gradation is obtained without increasing the frequency of a PWM clock even though the PWM interval becomes shorter as the frequency of horizontal scanning becomes higher.例文帳に追加

水平走査周波数が高くなるにつれてＰＷＭ期間が短くなっても、ＰＷＭ用クロックの周波数を上げることなく、階調性の高い良好な画像を得ることができる画像表示装置を提供する。 - 特許庁

The design method generates timing constraints by providing a design margin for taking into consideration manufacturing variations on the basis of characteristics of the clock paths to the obtained delays (S130), and adjusts timing in a hierarchical block according to the timing constraints (S140).例文帳に追加

求めた遅延値に対して、クロック経路の特性に基づく製造ばらつきを考慮した設計マージンを与えてタイミング制約を作成し（Ｓ１３０）、タイミング制約に従って、階層ブロック内のタイミング調整を行う（Ｓ１４０）。 - 特許庁

A control part 206c of the data server 206 acquires time information from a clock part 206a upon receiving the distribution data, gives the time information as a storage time to the distribution data, and stores the distribution data in a storage part 206b.例文帳に追加

データサーバ２０６の制御部２０６ｃは、振分けデータを受信すると、時計部２０６ａから時刻情報を取得し、その時刻情報を保存時刻として振分けデータに付与し、その振分けデータを格納部２０６ｂに格納する。 - 特許庁

The rate of change of a voltage value of the drive signal COM per unit time is made variable by making the frequency of the clock signal CLK2 variable in accordance with the deformation rate of the pressure generation element per unit time.例文帳に追加

本発明は、クロック信号ＣＬＫ２の周波数を圧力発生素子の単位時間当たりの変形率に応じて可変させることにより、駆動信号ＣＯＭの単位時間当たりの電圧値の変化率を可変にしている。 - 特許庁

Service hubs are in place every several hundred meters with around-the-clock services, and people can get as many as goods they want—such a “convenience” is the value added convenience store business model of Japan as described above.例文帳に追加

このようなサービスのハブが、24 時間営業で数百メートルおきに存在し、かつそこでは欲しい商品が欲しい量だけ手に入るという「便利さ」、これを付加価値とするのが先述の通り、我が国のコンビニ・ビジネスモデルである。 - 経済産業省

A data sending part 132, upon a read request from the external device 10, reads out the data stored in the pre-fetched data storage part 136 asynchronously with the internal clock and sends the read data to the external device 10.例文帳に追加

データ送信部１３２は、外部装置１０からのリード要求を受けると、前記プリフェッチデータ記憶部１３６に格納されているデータを内部クロックと非同期で読み出して、読み出したデータを外部装置１０に向け送信する。 - 特許庁

This allows oscillation of the VCO 6 to terminate when the reference clock signal 1 is decided to be in a stand-by state, which enables to lower power consumption of all registers constituting cyclic circuit inside the system.例文帳に追加

これより基準クロック信号１が停止しスタンバイ状態に入ったと判別されるとＶＣＯ６の発振が停止するため、システムの内部の周期回路を構成しているすべてのレジスタにおける消費電力の低減が可能となる。 - 特許庁

Afterwards, the frequencies of an original clock signal PCLKA from a first oscillator 310 are compared with the frequencies of an original clock signal PCLKB from a second oscillator 320 in a prescribed interval, and the count value of an addition/subtraction counter 360 is added/subtracted according to the compared result, and the added/subtracted count value is re-fetched in the data register 340.例文帳に追加

初期設定で、ＣＰＵ４００から分周器３３０の分周比データをデータレジスタ３４０に取込むことにより分周器３３０からクロック信号を出力し、その後、第１発振器３１０からの原クロック信号ＰＣＬＫＡの周波数と第２発振器３２０からの原クロック信号ＰＣＬＫＢの周波数とを所定間隔で比較して、この高低に応じて加算／減算計数器３６０のカウント値を加減算させ、この加減算させたカウント値をデータレジスタ３４０に取込み直す。 - 特許庁

The clock distribution device is constituted by mutually connecting an RF clock driver 10 for supplying an RF signal to respective nodes 20 and plural couplers 30 for transmitting the RF signal supplied from the driver 10 to respective nodes 20 in a H-tree structure and the input terminal of each node 20 is provided with a digital pulse conversion means for converting the RF signal inputted through respective couplers 30 into a digital pulse.例文帳に追加

ノード２０，２０…に対してＲＦ信号を供給するＲＦクロックドライバ１０と、該ＲＦクロックドライバ１０にて供給されるＲＦ信号を各ノード２０，２０…へ伝送するカプラ３０，３０…とをエッチツリー構造に接続することにより構成され、各ノード２０，２０…夫々の入力端にはカプラ３０，３０…を介して入力されたＲＦ信号をデジタルパルスに変換するデジタルパルス変換手段が備えられている。 - 特許庁

The memory interface circuit determines the delay of arrival of a data strobe signal relative to the internal clock signal by using the data strobe signal inputted in a read cycle to the DDR-SDRAM, samples arriving read data on the basis of a signal resulting from shifting the phase of the arriving data strobe signal and synchronizes the sampled read data with the internal clock signal on the basis of a determination result of arrival delay.例文帳に追加

メモリインタフェース回路は、ＤＤＲ−ＳＤＲＡＭに対するリードサイクルで入力されるデータストローブ信号を用いて内部クロック信号に対する前記データストローブ信号の到達遅延を判定すると共に、到達したデータストローブ信号の位相をシフトした信号に基づいて、到達したリードデータをサンプリングし、サンプリングしたリードデータを前記到達遅延の判定結果に基づいて前記内部クロック信号に同期化する。 - 特許庁