「Clock In」に関連した英語例文の一覧と使い方(152ページ目) - Weblio英語例文検索

When instruction data included in the extracted data element are power saving power mode change command, a power is supplied only to a CPU 30, an RAM 32, an ROM 33, an EEPREOM 34 and an NDP 36, and the frequency of the operation clock is reduced by half.例文帳に追加

抽出したデータ成分に含まれる命令データが省電力モード変更コマンドの場合は、ＣＰＵ３０、ＲＡＭ３２、ＲＯＭ３３、ＥＥＰＲＯＭ３４、ＮＤＰ３６のみに電力を供給するとともに動作クロックの周波数を半分にする。 - 特許庁

Furthermore, the moving picture processing unit is provided with a digital effect block 100 driven by a high speed clock signal and a signal from the camera signal processing circuit 3 selected by a switch 5 and a signal from a reproduction system circuit 4 are written in a frame memory 6 through a memory controller 7.例文帳に追加

また高速のクロック信号で駆動されるデジタルエフェクトブロック１００が設けられ、スイッチ５で選択されたカメラ信号処理回路３からの信号と再生系回路４からの信号とがメモリコントローラ７を通じてフレームメモリ６に書き込まれる。 - 特許庁

Before and after such a rise, a clock signal CK0 to be outputted from an OR gate 30 is stopped by '1' of the signals ST1 and ST2 and '1' is maintained, so that no hazard will occur in a signal CK0, when switching the signals CK1 and CK2.例文帳に追加

この立ち上がりの前後において、信号ＳＴ１，ＳＴ２の“１”によって、ＯＲゲート３０から出力されるクロック信号ＣＫO が停止されて“１”を維持するため、信号ＣＫ１及びＣＫ２の切り替え時に、信号ＣＫO にハザードが発生しない。 - 特許庁

Further, the shaft (c2) of the clock needle-like member 41, the shaft (c3) of the transmission gear 83 and a rotary shaft 109 are arranged in parallel with each other, and the driving motor 43 is arranged by turning a case part 43a to the front side and turning the rotary shaft 109 to the rear side.例文帳に追加

更に、時計針状部材４１の軸（ｃ２）、伝達ギヤ８３の軸（ｃ３）及び回転軸１０９が互いに平行に配置され、駆動モータ４３がケース部４３ａを前側に向け、かつ回転軸１０９を後側に向けて配置される。 - 特許庁

If the time difference exceeds the allowable difference quantity 144, the time correction flag 148 is checked and if the flag indicates that correction has not been completed yet, the inner clock 12 is corrected in accordance with the time information, otherwise, time correction is not conducted.例文帳に追加

時刻ずれが許容ずれ量１４４を超える場合は、時刻補正フラグ１４８を調べ、そのフラグが補正未済みを示している場合には、その時刻情報に従って内部時計１２を補正し、そうでない場合は、時刻補正を行わない。 - 特許庁

Timing adjusting circuits 124, 125 include a latch circuit 719 delaying a column address in synchronization with an internal clock YCLK3 generated based on at least the setting value, and a delay circuit 717 for adjusting timing, for adjusting delay amount.例文帳に追加

タイミング調整回路１２４，１２５は、少なくとも設定値に基づき生成される内部クロックＹＣＬＫ３に同期して列アドレスを遅延させるラッチ回路７１９と、遅延量を調整するためのタイミング調整用遅延回路７１７とを含んでいる。 - 特許庁

When the edge of the EFM signal is generated when the PCK signal is L, the discharge pulse of H is generated in a period from falling of the PCK signal to the edge of the EFM signal and afterwards, the charge pulse of H is generated during a clock signal is L.例文帳に追加

ＰＣＫ信号がＬの時にＥＦＭ信号のエッジが発生したときには、ＰＣＫ信号の立ち下がりからＥＦＭ信号のエッジまでの間Ｈのディスチャージパルスを発生し、その後のクロック信号のＬの期間Ｈのチャージパルスを発生する。 - 特許庁

The maximum and minimum voltages of the signal S_1 can thus be original maximum and minimum voltages to suppress variations of a frequency T_O of a clock signal S_OUT caused by changes in voltage v_1 of the signal S_1 at the node N_1.例文帳に追加

これにより、信号Ｓ_1の最高電圧及び最低電圧を、本来の最高電圧又は最低電圧にすることができ、ノードＮ_1の信号Ｓ_1の電圧ｖ_1の変化によって生じるクロック信号Ｓ_OUTの周波数Ｔ_Oのずれを抑えることができる。 - 特許庁

The ring oscillator is constituted by connecting a plurality of logic gates in a ring shape and outputs a clock of designated frequency from one of the plurality of logic gates, and one of the plurality of logic gates is a switching circuit with two or more two inputs.例文帳に追加

リングオシレータ回路は、複数の論理ゲートがリング状に接続されて構成され、複数の論理ゲートのうちの１つから所定周波数のクロックを出力するもので、複数の論理ゲートのうちの１つが２入力以上の切替回路である。 - 特許庁

The signal generating unit 13 detects phase states of the distributed multiphase clock MP1 and, based on the detected phase states, generates analog voltage signals LV0 and LV1 having a voltage value indicative of a phase error in the multiphase clocks MP1.例文帳に追加

信号生成部１３は、当該分配された多相クロックＭＰ１の位相状態を検出し、当該検出された位相状態に基づいて多相クロックＭＰ１の位相誤差を表す電圧値を持つアナログ電圧信号ＬＶ０，ＬＶ１を生成する。 - 特許庁

A processing time measurement part 214 measures image generation processing time in a previous frame based on the time inputted from a clock 240 and sets the object/ particle to be an elimination object according to the priority corresponding to the image generation processing time.例文帳に追加

処理時間計測部２１４は、時計２４０から入力される時刻に基づき、前フレームにおける画像生成処理時間を計測し、当該画像生成処理時間に応じて、優先順位に従って削減対象となるオブジェクト・粒子を設定する。 - 特許庁

This time setting device for setting time of plural instruments connected through a network and having clock function, sequentially through the network, is characterized by executing correction based on the present time in each instrument, when executing time setting of each instrument.例文帳に追加

ネットワーク接続され時計機能を有する複数の機器の時刻を、ネットワークを介して順次合わせる時刻合わせ装置であって、各機器の時刻合わせにあたり、各機器毎に現在時刻に基づく補正を行うことを特徴とするもの。 - 特許庁

The controller 12 outputs picture data D, clock signals CLKX, CLKY, etc. to a scanning line driving circuit 15 and a data line driving circuit 16 of the display module 13 and makes electrophoresis particles in each of pixels of a display panel part 14 move to specified positions.例文帳に追加

コントローラ１２は、画像データＤやクロック信号ＣＬＫＸ，ＣＬＫＹ等を表示モジュール１３の走査線駆動回路１５及びデータ線駆動回路１６に出力し、表示パネル部１４の各画素の電気泳動粒子を所定位置に移動させる。 - 特許庁

In a sampling-rate-converter, the sampling frequency of the audio data of the base band supplied from a decoder is matched with the rate of a second audio master clock generated from the frequency signals of an exclusive crystal oscillator provided near a second transmitter.例文帳に追加

サンプリング・レート・コンバータにて、デコーダより供給されたベースバンドのオーディオデータのサンプリング周波数を、第２のトランスミッタの近傍に設けられた専用の水晶発振器の周波数信号から生成された第２のオーディオ用のマスタークロックのレートに合わせる。 - 特許庁

A clock signal CLK'[1] is output from a common control unit CCTLU to a PWM loading-type drive unit PSIP[1] having a reverse current detection circuit RIDET[1] in addition to a peak current control system, for example.例文帳に追加

例えば、ピーク電流制御方式に加えて、逆電流検出回路ＲＩＤＥＴ［１］を備えたＰＷＭ搭載型駆動ユニットＰＳＩＰ［１］に対して、共通制御ユニットＣＣＴＬＵより、クロック信号ＣＬＫ’［１］が出力される。 - 特許庁

To provide a noise reduction circuit, a noise reduction apparatus, a noise reduction method and a noise reduction program in which noise of a clock signal can be attenuated even when a plurality of radio circuits are connected with a function circuit and a common terminal.例文帳に追加

本発明は、複数の無線回路が機能回路と共通の端末に搭載されても、クロック信号のノイズを減衰させることができるノイズ低減回路、ノイズ低減装置、ノイズ低減方法及びノイズ低減プログラムの提供を目的とする。 - 特許庁

To reduce the capacity of a buffer to be used for conversion while preventing overflow or underflow of the buffer in converting decoded data after performing OFDM modulation and transmission path decoding into a data stream synchronized with the clock of a stabilized frequency.例文帳に追加

ＯＦＤＭ復調及び伝送路復号が行われた後の復号データを、安定化した周波数のクロックに同期させたデータストリームに変換する際に、変換時に用いるバッファがオーバーフロー及びアンダーフローせずに、そのバッファの容量を少なくする。 - 特許庁

Bus wirings 140 and 150 are provided on both sides of an imaging region 110 in the vertical direction and vertical transfer clock pulses are supplied from both ends of each signal line 131, 132, 133 and 134 of shunt wiring 130 above the imaging region 110.例文帳に追加

撮像領域１１０の垂直方向両側にバス配線１４０、１５０を設け、撮像領域１１０上のシャント配線１３０の各信号線１３１、１３２、１３３、１３４の両端から垂直転送クロックパルスを供給する。 - 特許庁

Meta-information, corresponding to the image signals, can be specified and selected from among a plurality of meta-information 102 recorded in a meta-information storage 104, on the basis of a channel and on a time shown by a clock 106 received by an image receiving unit 103.例文帳に追加

映像受信部１０３で受信しているチャンネルや、時計１０６の時刻などを元に、メタ情報記憶部１０４に記録された複数のメタ情報１０２の中から、映像信号に対応するメタ情報を特定することが出来る。 - 特許庁

An encoder period measuring portion 51 of an encoder period change correcting circuit 5 measures a starting edge space or an ending edge space of encoder signal in a clock unit from the CPU 1 as a period of the encoder signal, and outputs the encoder period signal.例文帳に追加

エンコーダ周期変動補正回路５のエンコーダ周期測定部５１はエンコーダ信号の立上がりエッジ間隔または立下がりエッジ間隔をＣＰＵ１からのクロック単位でエンコーダ信号の周期を測定し、エンコーダ周期信号を出力する。 - 特許庁

Moreover, the system can control both playback speed of music data and the moving image data in real time by allowing a user to operate an operation element TM for designating the performed tempo of music and by inputting a tempo clock corresponding to the operated position of the operation element.例文帳に追加

さらに、音楽の演奏テンポを指示するための操作子ＴＭをユーザによって操作し、操作子の操作位置に応じたテンポクロックを入力することにより、音楽データ及び動画データの両方の再生速度をリアルタイムに制御することができる。 - 特許庁

To provide the voltage-controlled oscillator circuit which can output clock signals of precise oscillation frequencies stably in a low-frequency range to a high-frequency range, even if the oscillation frequency of a voltage- controlled oscillation part becomes high.例文帳に追加

電圧制御発振部の発振周波数が高くなっても、低周波領域から高周波領域まで安定して精度の良い発振周波数のクロック信号を出力できる電圧制御発振回路を提供することを目的としている。 - 特許庁

When an analog input voltage Vin becomes equal with or higher than a reference voltage (+V2), a threshold voltage (+V1) is varied so as to invert output in a comparator 11a for each clock during fixed clocks by operating a binary voltage output circuit 13a.例文帳に追加

アナログ入力電圧Ｖｉｎが基準電圧（＋Ｖ２）以上になると、二値電圧出力回路１３ａの動作によって、コンパレータ１１ａにおける出力が、一定クロックの間、１クロック毎に反転するように、閾値電圧（＋Ｖ１）が変化する。 - 特許庁

To provide a semiconductor device which has a PWM (pulse width modulation) waveform generation circuit and highly accurately converts a quickly changing input signal into an analog value in a simple constitution while using a clock of a low frequency of the PWM waveform generation circuit.例文帳に追加

ＰＷＭ波形発生回路の低い周波数のクロックを用いながらより簡単な構成で高速に変化する入力信号に対し高い精度でアナログ値に変換するＰＷＭ波形発生回路を有する半導体装置を提供する。 - 特許庁

Thus, even when the data rate of the digital signal is not known or variable when manufacturing the circuit, the pre-distortion of a desired order is applied to the digital data signal in full bits or partial bits without the need for a bit rate synchronization clock.例文帳に追加

これによって、回路を製造するときにデジタルデータ信号のデータレートが知られていないか可変であるときにも、ビットレート同期クロック無しで、デジタルデータ信号に対してフルビットまたは部分ビットの所望の次数の予歪みを加えることができる。 - 特許庁

In a preferable embodiment, reading of a printing data unit is performed by separation from the line clock to control the printing heads or separation from pulse signals used for control of the individual printing heads set by an increment generating device.例文帳に追加

好ましい実施形態によれば、印刷データユニットの読み出しは、印刷ヘッドを制御するためにラインクロックから分離して、またはインクリメント発生器によって設定された個々の印刷ヘッドの制御に用いられるパルス信号から分離して行われる。 - 特許庁

A synchronizing circuit is fabricated by directly inputting the same clock signals to the all memory elements used for capturing external video signals, and an edge trigger flip-flop is employed to the memory element and is connected in series to configure a shift register.例文帳に追加

外部からの映像信号の取り込み動作に使う記憶素子全てに同一のクロックを直接入力することで同期回路化した上で、記憶素子にエッジトリガフリップフロップを採用し、これらを直列に接続してシフトレジスタを形成する。 - 特許庁

To provide an analog / digital converting circuit with smaller power consumption, which can choose appropriately a comparator to operate and a comparator to stop, based on an analog voltage inputted in the predetermined time past, using a clock signal.例文帳に追加

クロック信号を用いることで、所定時間過去に入力されたアナログ電圧に基づいて、動作させるコンパレータと休止させるコンパレータとを適切に選択することができ、消費電力のより小さなアナログ／デジタル変換回路を提供する。 - 特許庁

In the comparator composed of a differential amplifier circuit and a latch circuit and having an equalizing transistor, the high-level potential of a control signal inputted to the equalizing transistor is made lower than the high level potential of a clock signal.例文帳に追加

差動増幅回路とラッチ回路からなり、等化（イコライズ）トランジスタを有するコンパレータ回路において、イコライズトランジスタに入力される制御信号のＨｉｇｈレベルの電位をクロック信号のＨｉｇｈレベルの電位よりも低下したものとする。 - 特許庁

To provide a packet exchange device having a function for preventing over spec and reducing the power consumption of the entire device concerning the packet exchange device in a packet exchange network system and a method for controlling rate of system clock therefor.例文帳に追加

パケット交換ネットワークシステムにおけるパケット交換装置において、過剰スペックを防止し、装置全体の消費電力の低減を図る機能を有するパケット交換装置及びそのシステムクロックの速度制御方法を提供することを目的とする。 - 特許庁

In one embodiment, a TCXO crystal serves as a reference frequency source for the navigation satellite receiver and locking onto the satellite transmissions allows highly accurate frequency synthesis and clock generation by it for the communication device.例文帳に追加

一つの実施例において、ＴＣＸＯ水晶が航法衛星受信機のリファレンス用周波数源の役割を果たし、衛星の伝送にロックすることにより通信装置のための高度に精度の高い周波数合成及びクロック生成が可能になる。 - 特許庁

To provide a time measuring device capable of outputting quantitatively comparable measured values and making an optimum phase adjustment based on the indicated value of an analog meter in the measurement of the plural time differences between two signals having different clock frequencies.例文帳に追加

異なるクロック周波数の複数の２信号時間差測定において、夫々を定量的に比較できる測定値を出力し、且つ、アナログメータの指示値に基づいて最適な位相調整を行うことができる時間測定装置を提供する。 - 特許庁

To provide a semiconductor memory device capable of maintaining a consuming current amount to be always minimum independently of the operation mode by multiplexing a route to which a clock swinging at a CML level is transmitted, in the semiconductor memory device.例文帳に追加

半導体メモリ装置においてＣＭＬレベルでスイングするクロックが伝送される経路を多重化することによって、動作モードに関わらず消費する電流量を常に最小に維持することのできる半導体メモリ装置を提供する。 - 特許庁

To achieve high speed operation by shortening a total delay time from input to output of a signal in a semiconductor integrated circuit device incorporating a macro-cell (circuit block which can be designed independently) such as a storage circuit and operating synchronously with an external clock.例文帳に追加

記憶回路のようなマクロセル（独立して設計可能な回路ブロック）を内蔵し外部クロックに同期して動作する半導体集積回路装置において、信号の入力から出力までのトータルの遅延時間を短縮し高速化を達成する。 - 特許庁

Thus, since the control voltages VN and VP can be respectively generated, the fluctuation in the control voltage VN caused by the noise accomparing the clock signal generated by the PLL can be prevented from creeping into the control voltage VP.例文帳に追加

これにより、制御電圧ＶＮ，ＶＰをそれぞれ個別に生成することができるのでＰＬＬが生成するクロック信号に伴って発生するノイズなどによる制御電圧ＶＮの変動を制御電圧ＶＰに回り込むのを防止することができる。 - 特許庁

In this sampling digitizer equipped with a sampling head 11, a clock generation part 12, a waveform digitizer 13, and a timing control circuit 15, a comparator 21 is installed on the output side of the sampling head, and sampling data are supplied to one input terminal of the comparator.例文帳に追加

サンプリングヘッド１１と、クロック発生部１２と、波形デジタイザ１３と、タイミング制御回路１５とを具備するサンプリングデジタイザにおいて、サンプリングヘッドの出力側にコンパレータ２１を設け、サンプリングデータをコンパレータの一方の入力端子に供給する。 - 特許庁

Since the buffer 816 can read all the interleaved data in one clock cycle, a data rearrangement circuit or the like to store the data to the buffer is not required and a bit number for the error position information of the user data can be decreased.例文帳に追加

これにより、バッファ８１６は、１クロックサイクルで全インタリーブのデータを読み込むことができるため、データをバッファに格納するためのデータ並べ替え回路等が不要となり、かつ、ユーザデータ誤り位置情報のビット数を削減することができる。 - 特許庁

To provide a latching circuit device which can obtain a latch output always at prescribed correct timing, without being affected by variance in the delay of an inverter used to invert a clock signal supplied to the latch circuit.例文帳に追加

ラッチ回路に供給されるクロック信号を反転させる際に用いられるインバータの遅延分のバラツキに影響されずに常に所定の正しいタイミングでラッチ出力を得ることができるラッチ回路装置を提供することを目的とする。 - 特許庁

Signals from the primary latch LT1 are simultaneously latched in a secondary latch LT2 when signals SG2 from the sequencer SQ1 are inputted to clock terminals of D-FFs being components of the secondary latch LT2 functioning as a gate of data output.例文帳に追加

１次ラッチＬＴ１からの信号はそれぞれ、データ出力のゲートとして機能する２次ラッチＬＴ２の構成素子たるＤ−ＦＦのクロック端子にシーケンサＳＱ１から信号ＳＧ２が入力されたときに、２次ラッチＬＴ２内に同時にラッチされる。 - 特許庁

In the display device, a first circuit part 50na of a shift register circuit part 50n includes a transistor NT10n1 connected to potential VBB on the negative side and a transistor NT10n7 connected between the transistor NT10n1 and a clock signal line (CKV1).例文帳に追加

この表示装置では、シフトレジスタ回路部５０ｎの第１回路部５０ｎａは、負側電位ＶＢＢに接続されたトランジスタＮＴ１０ｎ１と、トランジスタＮＴ１０ｎ１とクロック信号線（ＣＫＶ１）との間に接続されたトランジスタＮＴ１０ｎ７とを含む。 - 特許庁

Identification information, a clock signal and a periodical signal output from an output port 572 can be transmitted to the external equipment via buffer circuits 201, 202, 203 in the interface circuit, photocouplers 204, 205, 206 and a connector 220.例文帳に追加

また、出力ポート５７２から出力される識別情報、クロック信号および定期信号が、インタフェース回路におけるバッファ回路２０１，２０２，２０３およびフォトカプラ２０４，２０５，２０６とコネクタ２２０とを介して外部機器に伝達可能に構成されている。 - 特許庁

In the control data capture control circuit, a control data capture enable signal cd-en is set to a level H while an input load signal LD is at the level H, the content of a counter to count the number of clocks of a clock signal CK is reset.例文帳に追加

制御データ取り込み制御回路において、入力されるロード信号LDがレベルHである期間に、制御データ取り込み許可信号cd-enはレベルHに設定されるとともに、クロック信号CKのクロック数を計数するカウンタの内容がリセットされる。 - 特許庁

To provide an integrated circuit, and a design system for its circuit and test data (clock timing), for reducing an effect of LSI operation on delay time or instantaneous power consumption owing to a shift operation in performing LSI test without causing a load on a chip area.例文帳に追加

ＬＳＩの動作時の遅延時間への影響や、チップ面積への負担を伴うことなくＬＳＩテスト時のシフト動作の瞬時的な消費電力を低減する、集積回路とその回路やテストデータ（クロックタイミング）設計システムを提供する。 - 特許庁

To provide a roadside device capable of notifying a user of an on-vehicle device of abnormality and surely preventing a malfunction without repeating a reset operation in a radio section when a reference clock signal or a control signal stops.例文帳に追加

基準クロック信号や制御信号が途絶えたときに、車載装置のユーザーに対して、異常を報知することができると共に無線部においてリセット動作を繰り返すことなく、確実に誤動作を防止することができる路側装置を提供する。 - 特許庁

A leading phase detection circuit 7 outputs a control signal for inverting the synchronous reproduction clock signal to the VCO circuit when the PLL circuit is judged to be in a synchronized state and when the phase difference detected by the phase comparator circuit exceeds the set value.例文帳に追加

進み位相検出回路７は、同期した状態と判定され、且つ位相比較回路で検出された位相差が設定値を超えた時に同期再生クロック信号を反転させるための制御信号をＶＣＯ回路へ出力する。 - 特許庁