「Clock In」に関連した英語例文の一覧と使い方(156ページ目) - Weblio英語例文検索

Since the pixel clock and the pulse modulation signal generator 10 can generate modulation data in which a "1" bit is delayed on a 1/32 to 3/32 pixel basis in a modulation data generation section 11, it is possible to delay PM signals generated on the 1/32 to 3/32 pixel basis.例文帳に追加

画素クロック及びパルス変調信号生成装置１０は、変調データ生成部１１において“１”ｂｉｔを１/３２〜３／３２画素単位で遅らせた変調データを生成することができるので、これに基づいて生成されるＰＭ信号を１／３２〜３／３２画素単位で遅くすることが可能である。 - 特許庁

that Jehan Daas himself, when the summer came and he was better again, had no need to stir out, but could sit in the doorway in the sun and see them go forth through the garden wicket, and then doze and dream and pray a little, and then awake again as the clock tolled three and watch for their return. 例文帳に追加

そして、夏が来て、ジェハンじいさんが再びよくなったときも、ジェハンじいさんは外に出かける必要はなく、朝は小屋の戸口に座って中庭の戸口から二人が出かけるのを見送り、ちょっと昼寝して夢を見て、少しお祈りをして、そして３時になるとまた目を覚まして二人が帰ってくるのを待つのでした。 - Ouida『フランダースの犬』

In this synchronous type semiconductor memory element, the memory element is set by the last data strobe trailing pulse DSFP corresponding to a write-in command, and an alignment hold signal reset by a data input clock DINCLK corresponding to the write-in command is added and generated, the alignment hold signal masks an effect that the data strobe trailing pulse DSFP is applied to a data alignment part in a period in which a glitch occurs.例文帳に追加

本発明の実施形態に係る同期式半導体メモリ素子は、該当書き込みコマンドに対応する最後のデータストローブ立ち下がりパルスＤＳＦＰによってセットされ、該当書き込みコマンドに対応するデータ入力クロックＤＩＮＣＬＫによってリセットされる整列保持信号を追加生成し、前記整列保持信号は、グリッチが発生する期間において、データストローブ立ち下がりパルスＤＳＦＰがデータ整列部に印加されることをマスキングする。 - 特許庁

To provide a data processor, a data processor control method, and a data processor control program which can change the frequency of the clock signal of a CPU incorporated in the data processor into various frequencies without impairing the performance of the data processor.例文帳に追加

データ処理装置の性能を損なうことなく、データ処理装置に内蔵されるＣＰＵのクロック信号の周波数を種々の周波数に変えることを可能とするデータ処理装置、データ処理装置制御方法、データ処理装置制御プログラムを提供する。 - 特許庁

In an information processing system 1, while any error occurs due to clock noise when a host 2 is transmitting data to a memory card 3, or while the host 2 is receiving data from the memory card 3, the host 2 changes the data width from 4-bit to 1-bit to conduct the second retry operation.例文帳に追加

情報処理システム１において、ホスト２がメモリカード３にデータを送信中、またはホスト２がメモリカード３からのデータ受信中にクロックノイズが原因でエラーが発生すると、ホスト２は、データ幅を４ビットから１ビットに変更し２回目のリトライ動作をする。 - 特許庁

In the liquid crystal display device, low-voltage differential signals which are divided into a plurality of channels are received by a receiving circuit, and display data are rearranged and recorded on a storage element and are outputted to the driving circuit on a liquid crystal display panel from a transmitting circuit at different clock frequencies.例文帳に追加

液晶表示装置において、複数のチャネルに分割した低電圧差動信号を受信回路に受け、記憶素子に表示データの並び変えを行い記録し、異なるクロック周波数で送信回路から液晶表示パネル上の駆動回路に出力する。 - 特許庁

A controller 4 forecasts a lowest outdoor air temperature when restarting a system after stopping of driving of a vehicle based on localization data of the vehicle taken in by a localization data receiver 45 such as a GPS and date data obtained from a clock 42 or the like.例文帳に追加

ＧＰＳ等の測位データ受信器４５により取り込まれた車両の測位データと、時計４２等から取得した日付けデータとに基づき、制御コントローラ４が、車両の運転を停止させた後のシステム再始動時における最低外気温を予測する。 - 特許庁

To make selectable the application, and make issuable a warning by adding error information accumulated every time when time information transmitted by a relay method in a master-and-slave clock system is relayed concerning the time information, and improving the convenience of using the time information.例文帳に追加

親子時計システム内にリレー式に伝達される時刻情報に関してリレーされる毎に累積される誤差情報を時刻情報に付加して、時刻情報を使用する際に利便性を向上させ、使用用途の選択や警告を発することができるようにする。 - 特許庁

The data processing device receives the radio signals from the moving-body equipment terminal via the radio relay device, and based on the position information and the clock-time information, calculates time necessary for the moving body to move through a preset distance in the radio area.例文帳に追加

データ処理装置は、無線中継装置を介して移動体装着端末からの無線信号を受信し、位置情報及び時刻情報に基づき、移動体が無線エリア内において予め設定された距離を移動するのにかかる時間を算出する。 - 特許庁

To provide a flip-flop circuit capable of operating at a high speed and reducing a load on an external circuit for not requiring a supply of a clock signal of a large current from outside, in a logic circuit using a negative differential resistance element and an electric field effect.例文帳に追加

負性微分抵抗素子と電界効果を用いた論理回路において、高速に動作することが可能であり、外部から大電流のクロック信号を供給する必要がなく、外部回路の負担を低減することのできるフリップフロップ回路を提供する。 - 特許庁

In an image print system where image data delivered from a host computer 101 is outputted from a printer 201 connected with the host computer and printed, the host computer 101 delivers its own clock data to the printer 201 before the image data is delivered.例文帳に追加

ホストコンピュータ（１０１）から送出される画像データを、該ホストコンピュータに接続されたプリンタ（２０１）から出力してプリントする画像プリントシステムにおいて、ホストコンピュータ（１０１）は、画像データ送出に先立って自身が有する時計データをプリンタ（２０１）へ送出する。 - 特許庁

When a frequency division request signal GREG to reduce the frequency of the clock signal CLK is given, GREQ becomes larger than GEAR both comparison result signals CP1 and CP2 becomes "L" and the frequency division set signal GEAR is successively selected in a selector 34.例文帳に追加

クロック信号ＣＬＫの周波数を下げるような分周要求信号ＧＲＥＱが与えられると、ＧＲＥＱ＞ＧＥＡＲとなって比較結果信号ＣＰ１，ＣＰ２は共に“Ｌ”となり、セレクタ３４では、分周設定信号ＧＥＡＲが引き続いて選択される。 - 特許庁

To attain flow rate integration processing in a low frequency clock CPU driven by a battery with low power consumption and high precision without operating any miss count even when the frequencies of a flow rate signal are made high.例文帳に追加

ＭＲ素子を利用した電子式流量計において、電池駆動の低周波クロックＣＰＵでの流量積算処理を流量信号の周波数が高くなってもミスカウントをおこなうことなく、低消費電力で高精度な流量積算処理が行えるようにする。 - 特許庁

A control unit 190 determines whether some of frequencies of a clock signal and harmonics thereof are in a frequency band of a contiguous broadcast signal, and specifies a determined mode STC corresponding to a determination result to a bandwidth specification unit 132.例文帳に追加

制御ユニット１９０が、クロック信号及びその高調波の周波数の一部が隣接放送信号の周波数帯となっているか否かを判定し、当該判定結果に対応した決定態様モードＳＴＣを、帯域幅指定部１３２に対して指定する。 - 特許庁

To prevent a circuit scale from being expanded even if the number of input terminals is increased in a delay detection device provided with a shift register successively delaying input digital data by a clock input and a data operating part operating an output of the shift register and the input digital data.例文帳に追加

入力ディジタルデータをクロック入力により順次遅延させるシフトレジスタと、シフトレジスタの出力及び入力ディジタルデータを演算するデータ演算部とを備える遅延検波装置において、入力端子の数が増えても回路規模を大幅に拡大させない。 - 特許庁

To provide a unit and a method for driving control for a display panel that have a modulator determining the pulse width of at least a modulation signal according to a modulation clock and reduce unwanted radiation without picture quality deterioration in a gradation picture as a TV picture.例文帳に追加

ＴＶ画像のような階調をもつ画像を、変調クロックに基づいて、少なくとも変調信号のパルス幅を決定する変調器を持ち、画質劣化なしに、不要輻射の低減を行う表示パネルの駆動制御装置及び駆動制御方法を提供する。 - 特許庁

A sampling part 21 conducts intermittently by M pieces memory processing for sample values of a reference signal Sr and a measured signal Sx with respect to the first memory 24 and the second memory 26, in a prescribed period longer than a period, of a clock signal Cs, multiplied with a plurality of M times.例文帳に追加

標本化部２１は、第１のメモリ２４と第２のメモリ２６に対する基準信号Ｓｒと被測定信号Ｓｘのサンプル値の記憶処理を、クロック信号Ｃｓの周期の複数Ｍ倍より長い所定周期でＭ個ずつ間欠的に行う。 - 特許庁

To provide a signal processor which has an optical input signal and an optical output signal, constituting an optical logical element and also is capable of obtaining an optical output signal in accordance with an optical input signal with a fixed clock, even if plural optical signals are not necessarily inputted simultaneously.例文帳に追加

光論理素子を構成する光入力信号と光出力信号を持ち、かつ複数の光入力信号が必ずしも同時に入力されなくても、光入力信号に応じた光出力信号が一定のクロックで得られる装置を提供する。 - 特許庁

Clock signals are frequency-divided in counter ICs 256 and 257, the output signals of the counter IC 256 rise as H active signals with the delay of prescribed time (T1) from the change of the system reset signal and the output signals to a NOR gate IC 261 are changed to L.例文帳に追加

カウンタＩＣ２５６，２５７でクロック信号を分周し、システムリセット信号の変化から所定時間（Ｔ_１）遅れて、カウンタＩＣ２５６の出力信号がＨアクティブの信号として立ち上がり、ＮＯＲゲートＩＣ２６１への出力信号はＬに変化する。 - 特許庁

Many nodes having a muon detection function, a clock and a communication function are arranged within a finite space, the coordinate values of some nodes are known, and then time information of an incoming event detected in the respective nodes is transmitted to a positioning server together with node IDs and stored.例文帳に追加

有限空間内に，ミュオン検出機能と時計と通信機能を有するノードを多数配置し、そのノードの一部の座標値は既知とした上で，各ノードで検出した飛来イベントの時刻情報をノードＩＤと共に測位サーバに伝達蓄積する。 - 特許庁

To attain stable communication without a data demodulation error due to the effect of inter-signal skew in two-wire type data communication wherein data communication and supply of power and a clock are executed between a control apparatus and a data storage device by using first and second signal lines.例文帳に追加

コントロール装置とデータ記憶装置との間で第１、第２の信号線によりデータ通信とクロックおよび電力供給を行う２線式データ通信において、信号間スキューの影響によるデータ復調誤りのない安定した通信を可能にする。 - 特許庁

To prevent the basic wave or higher harmonic of a clock used in the information processing means of an information processor with radio function from entering a radio frequency band used by a radio communication means, from interfering with the radio communication means as electromagnetic wave noise and from disabling radio communication.例文帳に追加

無線機能付き情報処理装置の情報処理手段で使用するクロックの基本波または高調波が、無線通信手段で使用する無線周波数帯へ入り、電磁波ノイズとして干渉し、無線通信をできなくする問題を生じさせている。 - 特許庁

An holdover part is provided a memory 15, a frame counter 11, an up/down counter 12, an up/down control circuit 13, a control part 14, and a decoder circuit 16, thus obtaining this digital DLL device for suppressing the fluctuation of the clock frequency in trouble with the relatively small memory capacity.例文帳に追加

ホールドオーバー部は、メモリ１５と、フレームカウンター１１と、アップ・ダウンカウンター１２と、アップ・ダウン制御回路１３と、コントロール部１４と、デコーダ回路１６を有し、比較的少ないメモリ容量で、障害時のクロック周波数変動を抑圧するデジタルＰＬＬ装置が得られる。 - 特許庁

This driving device is equipped with a reference pulse signal group constituted by frequency-dividing plural clock signal groups having different frequency in a different frequency division ratio and a selection means for selecting one reference pulse signal from the reference pulse signal group with the switching of the processing speed of the image forming device.例文帳に追加

周波数の異なる複数のクロック信号群を異なる分周比で分周してなる基準パルス信号群と、画像形成装置のプロセス速度の切り替えとともに、基準パルス信号群から一つの基準パルス信号を選択する選択手段とを備えた。 - 特許庁

And so in this computer system, a speed of a clock supplied to the flexible disc controller 15 is maximized, and then while the interval for outputting step pulses is minimized, the command for moving the head to the predetermined position is executed on an unconnected flexible disc 16.例文帳に追加

そこで、このコンピュータシステムでは、フレキシブルディスクコントローラ１５に供給されるクロックを最速し、かつ、ステップパルスを出力する間隔を最短にした上で、ヘッドを所定の位置に移動させるためのコマンドを未接続のフレキシブルディスク１６について実行する。 - 特許庁

A comparator 22 compares the mismatched bit number 112 with an error permission bit number 114 stored in an error permission memory 20 to generate a phase detection signal 116, and a timing control circuit 24 corrects the phase of a data incorporating clock 120 on the basis of the signal 116.例文帳に追加

比較器22では、不一致ビット数112と誤り許容メモリ20に格納されている誤り許容ビット数114とを比較して位相検出信号116を生成し、タイミング制御回路24では位相検出信号116に基づいてデータ取り込みクロック120の位相を補正する。 - 特許庁

Further, the correction means is provided with an adjustment control signal generation means for outputting an adjustment control signal for adjusting an offset and/or a gain in the clock signal reproduction PLL circuit, and an adjustment means for making an adjustment according to this adjustment control signal.例文帳に追加

また、補正手段に、クロック信号再生ＰＬＬ回路内のオフセット及び／またはゲインを調整する調整制御信号を出力する調整制御信号生成手段と、この調整制御信号に基づく調整を行なう調整手段を設ける。 - 特許庁

To provide a mobile-communication-terminal interlocking clock device which can use data of a termination melody, a termination song, etc., stored in a mobile communication terminal as they are and output them with large sound volume and whose alarming operation can securely be stopped with good operability.例文帳に追加

携帯通信端末に蓄積した着メロ，着うたなどのデータをそのまま利用して大音量の出力が可能で、目覚まし停止も操作性が良好で確実に行うことができる携帯通信端末連動目覚まし時計装置を提供する。 - 特許庁

As a transport status of both the data, either the left eye video data or the right eye video data are added to the other for the unit of one pixel and video data of one pixel are constituted of the double predetermined number of bits and transported in a timing synchronous with the pixel clock.例文帳に追加

両データの伝送状態としては、左目用映像データと右目用映像データのいずれか一方に、他方を１画素単位で付加して、１画素の映像データを、所定ビット数の２倍のビット数で構成して、画素クロックに同期したタイミングで伝送する。 - 特許庁

To improve comfortableness, when opening eyes to wake a sleeping person by an alarm sound in an alarm clock device for generating the alarm sound at a rising planned time, by lighting an illumination means before the rising scheduled time and introducing waking of the sleeping person.例文帳に追加

起床予定時刻前に照明手段を点灯して就寝者の覚醒を誘導し、起床予定時刻にアラーム音を発生する目覚まし装置において、就寝者がアラーム音により覚醒して開眼した際の快適性を向上させることである。 - 特許庁

To provide a frequency dividing circuit and frequency dividing method capable of synchronizing all frequency divided signals and outputting the frequency divided signals synchronized with the same edge of a clock signal in signals frequency-divided by a plurality of stages of 1/2 frequency dividers.例文帳に追加

複数段の１／２分周器により分周された各信号において、全ての分周信号同士が同期し、かつクロック信号の同一のエッジに同期した分周信号を出力することが可能な分周回路及び分周方法を提供する。 - 特許庁

To make rapid activation and reduction of electric current consumption compatible with each other by using a clock signal of a predetermined frequency in a semiconductor integrated circuit including a booster circuit generating a desired step-up voltage by boosting a supplied power source voltage.例文帳に追加

供給される電源電圧を昇圧して所望の昇圧電圧を生成する昇圧回路を含む半導体集積回路において、予め定められた周波数のクロック信号を用いながら、迅速な起動と消費電流の低減とを両立させる。 - 特許庁

The mode selector circuit 100 switches the crystal oscillator to an emulation mode when a first signal in which a power voltage and a clock signal supplied through the power terminal 11 are superimposed, is inputted from the power terminal and a second signal having a predetermined pattern is inputted from the input terminal 12.例文帳に追加

モードセレクタ回路１００は、電源端子１１から電源電圧にクロック信号が重畳された第１の信号が入力され、入力端子１２から所定のパターンを有する第２の信号が入力された場合に、エミュレーションモードに切り替える。 - 特許庁

The frequency of an external clock signal is detected and a rough delay is preliminarily adjusted at the time of a DLL circuit operation, thereby enabling a feedback operation of the DLL circuit to be ended in a short time and a circuit area of a delay line to be reduced.例文帳に追加

外部クロック信号の周波数を検出してＤＬＬ回路動作時に概略的な遅延を予め調節することにより、ＤＬＬ回路のフィードバック動作を短時間内に終結させ、かつ遅延ラインの回路面積を減少させることができる構成とした。 - 特許庁

A system controller 28 sets an optimum system clock frequency on the basis of the kind and the physical characteristics of an optical disk 10 mounted on the optical disk drive and a recording/reproduction command transmitted from a host computer, and changes a frequency dividing ratio in a dividing part.例文帳に追加

システムコントローラ２８は、光ディスク装置に装着される光ディスク１０の種類や物理的特性並びにホストコンピュータから送信される記録／再生コマンドに基づき最適なシステムクロック周波数を設定し、分周部での分周比を変化させる。 - 特許庁

The remainder contraction of the color difference data reduces the number of bits, resulting in eliminating the circuit for synchronizing bits on the transmission line 3 from the timing controller 2 to the source driver 4 with a reference clock, thus allowing the circuit scale and also the power consumption to be reduced.例文帳に追加

色差差分データを剰余縮約することにより、ビット数を削減するため、タイミングコントローラ２からソースドライバ４への伝送線３上の各ビットを基準クロックで同期化する回路が不要となり、回路規模を削減できるとともに、消費電力も削減できる。 - 特許庁

A clock reproducing section 20 ANDs bits of standardized digital data and bits of 0xOFF, determines a distance between a frequency and a convergent point in sample data and extracts a sampling position where the distance is minimized, as a Nyquist point.例文帳に追加

クロック再生部２０は、規格化されたデジタルデータの各ビットと０ｘ０ＦＦＦとの各ビットとのＡＮＤをとり、その結果から、サンプルデータにおける周波数と収束点との距離を求め、その距離が最も小さくなるサンプリング位置をナイキスト点として抽出する。 - 特許庁

A control section 110 outputs a horizontal start signal STH, a driving voltage AVDD, a vertical start signal STV, a clock signal CPV1, an output enable signal OE1 and a gradation voltage VGMMA in response to an external signal ES provided from the outside.例文帳に追加

制御部１１０は外部から提供された外部信号ＥＳに応答して、水平開始信号ＳＴＨ、駆動電圧ＡＶＤＤ、垂直開始信号ＳＴＶ、クロック信号ＣＰＶ１、出力イネーブル信号ＯＥ１、階調電圧ＶＧＭＭＡを出力する。 - 特許庁

A signal of a carrier wave section is extracted from the wobble signal Swb detected in a wobble signal detection circuit 28c by a BPF circuit f1 having a center frequency near a fundamental frequency of the carrier wave section, and a clock signal Stim is produced by a PLL circuit f2.例文帳に追加

搬送波部の基本周波数近傍の中心周波数を有するＢＰＦ回路ｆ１により、ウォブル信号検出回路２８ｃで検出されたウォブル信号Ｓwbから搬送波部の信号を抽出し、ＰＬＬ回路ｆ２によりクロック信号Ｓtimを生成する。 - 特許庁

Then, after storage thyristors M having the number of light emitting thyristors to be lit are all turned on (clock time t), a lighting signal ϕI is transferred from "H" to "Le", and the light emitting thyristors L having the same number as the storage thyristors M in the on-state are turned on (are lit).例文帳に追加

そして、点灯させる発光サイリスタＬの番号の記憶サイリスタＭをすべてターンオンした（時刻ｔ）のち、点灯信号φＩを「Ｈ」から「Ｌｅ」に移行して、オン状態の記憶サイリスタＭと同じ番号の発光サイリスタＬをターンオンして点灯（発光）させる。 - 特許庁

A portion composed of a flip-flop 154 and an exclusive OR gate 155 is operated so that each difference value signal is outputted when a phase of output data Dout is fast or slow in comparison with the measuring clock CLK, as a comparison result signal XOR1.例文帳に追加

フリップフロップ１５４と排他的論理和ゲート１５５から成る部位は、比較結果信号ＸＯＲ１として、出力データＤｏｕｔの位相が測定クロックＣＬＫに対して進んでいるときと遅れているときとで異なる値の信号を出力するように動作する。 - 特許庁

Efficiencies in processor performance (as measured, for instance, by the number of instructions per clock cycle) and heat and power management are achieved by splitting the logic of a processor core between two stacked dice that work together to cooperatively perform instructions.例文帳に追加

プロセッサーの性能（例えば、クロック周期当たりの命令数により測定される）及び熱及び電力管理の効率は、連携して命令を実行するよう共に機能する２つの積み重ねられたダイの間で、プロセッサーのコアを分離することにより、実現される。 - 特許庁

In the ink jet recording apparatus for printing by ejecting an ink from an ink jet nozzle, a counter 21 for starting a clock counting operation from a printing starting position is provided such that idle ejection is executed immediately before a following scanning operation after an output of the counter 21 exceeds a predetermined value.例文帳に追加

インクジェットノズルからインクを吐出して印字を行なうインクジェット記録装置において、印字開始位置からクロックのカウントを開始するカウンタ２１を設け、該カウンタ２１の出力が所定値を超えた次の走査の直前に空吐出を行なうように構成する。 - 特許庁

To provide a multivalued digital data transmitter, receiver, transmitter-receiver and data transmission system capable of surely detecting start timing of training without losing clock synchronization of each device in initializing data communication including the training of an automatic equalizer or the like.例文帳に追加

自動等化器等のトレーニングを含むデータ通信の初期化において、各装置のクロック同期が外れることがなく、かつ、トレーニングの開始タイミングを確実に検出できる多値デジタルデータ送信装置、受信装置、送受信装置、およびデータ伝送システムを提供する。 - 特許庁

To provide a clock capable of elongating the receiving cycle of a time signal by optimizing the frequency of periodic signals counted for clocking a second time according to a difference between a first time indicated by a time code and a second time clocked in the interior.例文帳に追加

タイムコードなどによって示される第一の時刻と内部で刻時される第二の時刻の差に応じて、第二の時刻を刻時するために計数する周期信号の周波数を最適化して、時刻信号の受信周期を長くすることができる時計を提供する。 - 特許庁