「Clock In」に関連した英語例文の一覧と使い方(158ページ目) - Weblio英語例文検索

The band limited result of the storage device 24 is synchronized with outputs of SA12, SB13 of the shift register 22, namely the CLKF15 of the clock generator 25 in accordance with transmitting data of DIN6, and is then read out from the storage device 24 by the output of the read address generating decoder 33.例文帳に追加

記憶装置２４の帯域制限された結果は、シフトレジスタ２２のＳＡ１２，ＳＢ１３の出力、つまりＤＩＮ６の送信データに応じクロックジェネレータ２５のＣＬＫＦ１５に同期し、読出アドレス生成デコーダ３３の出力で記憶装置２４から読み出される。 - 特許庁

In the case that the stored data amount of the data buffer 43 becomes large exceeding an upper limit threshold A, the frequency of the reference clock of the reception side equipment is raised, a data read rate is accelerated, the data are read and the read data are transferred to a D/A conversion and audio amplifier part 21.例文帳に追加

データバッファ４３の格納データ量が上限閾値Ａを超えて大きくなった場合、受信側機器の基準クロックの周波数を上げ、データの読み出し速度を上げてデータを読み出して、その読み出しデータをＤ／Ａ変換、オーディオアンプ部２１に転送する。 - 特許庁

To maintain phase relation independently of delay quantity even when delay adjustment is performed in a time unit having no relation with the integer times of sampling time of an inverse fast Fourier transform (IFFT) sampling clock, and to solve a delay difference which may be generated between respective OFDM modulation output systems.例文帳に追加

ＩＦＦＴサンプリングクロックのサンプリング時間とは整数倍の関係にない時間単位で遅延調整が成される場合でも、遅延量によらず位相関係を維持して、ＯＦＤＭ変調出力の各系統の間に生じる遅延差を解消する。 - 特許庁

In the method, the first time delay of a clock signal CLK from the logic section to the control input of a precharge device 84, and the second time delay of a logic signal from the logic section to the control input of an output device 88 are determined.例文帳に追加

この方法では、論理区画からプリチャージ・デバイス８４の制御入力へのクロック信号ＣＬＫの第１の時間遅延７０（Ｄ３）、および論理区画から出力デバイス８８の制御入力への論理信号の第２の時間遅延７２（Ｄ１）が決定される。 - 特許庁

A low pass filter 22 is located in a path through which power is supplied to a clock signal output circuit 11 via a power wire 14 and a digital circuit group 17 and escapes a noise component propagated through the power wire 14 to an analog ground side to eliminate the noise component.例文帳に追加

電源配線１４がデジタル回路群１７を経由してクロック信号出力回路１１に電源供給を行う経路中にローパスフィルタ２２を配置し、電源配線１４を伝搬しようとするノイズ成分をアナロググランド側に逃がして除去する。 - 特許庁

In addition, when the low power consumption mode is set by the low power consumption mode setting means and a command accompanied with data transfer is received from a host device, the control means increases the clock of the controller of the packet interface and transfers data by the data transfer means.例文帳に追加

更に、低消費電力モード設定手段により低消費電力モードに設定された際、ホスト装置からデータ転送を伴うコマンドを受けた場合、制御手段はパケットインターフェースのコントローラのクロックを上げ、そしてデータ転送手段によりデータを転送する。 - 特許庁

The frequency deviation detection section 31 uses the known QPSK signal and a clock fed from a portable station oscillator 24 via a portable station PLL section 23 to detect a frequency deviation in a signal outputted from the portable station oscillator 24 and dives the frequency deviation to an integrator 30.例文帳に追加

周波数ズレ検出部３１は既知のＱＰＳＫ信号及び移動局発振器２４から移動局ＰＬＬ部２３を介して送られてくるクロックを用いて移動局発振器２４の周波数ズレを検出し、周波数ズレを積分器３０に送る。 - 特許庁

Namely, the circuit 10 is provided with a circuit, having √n priority retrieving circuits with respect to n priority queues to perform retrieval in parallel to judge the presence/absence of data which should be outputted by the unit of the block, so that a queue which has to be outputted with a (√n+1) clock is selected.例文帳に追加

即ち、優先順位キューｎ個に対して、優先検索回路を√ｎ個保有し、並列に検索を行い、ブロック単位での出力すべきデータの有無を判定する回路を具備することにより、（√ｎ＋１）クロックで出力すべきキューを選択する。 - 特許庁

Frequency detecting circuits 12-20 compare the frequencies of the clock signals CLK12-CLK20 with a preliminarily set reference frequency fST, and when the frequencies are higher than the reference frequency fST, set the levels of detection signals C10-C18 so as to be H, and set them so as to be L in the other case.例文帳に追加

周波数検知回路12〜20では、クロック信号CLK12 〜CLK20の周波数と予め設定された基準周波数fST と比較し、その周波数が基準周波数fST より高い場合には検知信号C10 〜C18 のレベルをＨに設定し低い場合にはＬに設定する。 - 特許庁

Using a signal resulting from processing a control signal of a higher-order side of the clock tree for a control signal of the power switch 9 can execute a wide variety of power controls for the combination circuit and the flip-flops 7, 8 while suppressing timing deterioration more in comparison with absence of the power control.例文帳に追加

クロックツリーの上位側の制御信号を加工した信号を電源スイッチ９の制御信号に用いることで、電源制御のない場合に比べ、タイミング悪化を押さえつつ、広範囲の組み合わせ回路とフリップフロップ７，８の電源制御が可能となる。 - 特許庁

A recording region of a disk-type recording medium 1 is sectioned to a plurality of zones 2a-2f being adjacent successively in the radial direction, a clock for recording and reproducing is allotted for every zone of zones 2a-2f, recording/reproducing of data is performed by clocks allotted for every zone of zones 2a-2f.例文帳に追加

ディスク状記録媒体１の記録領域を、半径方向に順次隣接する複数のゾーン２ａ〜２ｆに区画し、各ゾーン２ａ〜２ｆごとに、記録再生用のクロックを割り当て、各ゾーン２ａ〜２ｆごとに割り当てられたクロックによりデータの記録／再生を行なう。 - 特許庁

Even though 4 actually the circuit 1 in the LSI and the device operate, e.g. with a 125 MHz high-speed clock, such a test output as is recognized as 25 MHz low-speed data form the outside of the LSI is outputted to the outside.例文帳に追加

そして、実際にはＬＳＩ内部のクロックリカバリ回路１および試験装置４はたとえば１２５ＭＨｚの高速クロックで動作しているが、ＬＳＩ外部からは２５ＭＨｚの低速データとして認識されるような試験出力を外部に出力させる。 - 特許庁

The clock driver circuit wherein a plurality of driver circuits 20, 30 are connected in parallel with each other is provided with a control circuit 40 for stopping part of the driver circuits for a prescribed period at least on the basis of either of the leading and the trailing of an input signal.例文帳に追加

複数のドライバ回路２０，３０を互いに並列に接続したクロックドライバ回路において、一部のドライバ回路を、入力信号の立上り及び立下りの少なくとも一方に基づいて所定期間動作停止させる制御回路４０を設ける。 - 特許庁

The post-processing is timewisely nested regarding two continuos symbols, two memories of the same size which can be individually addressed are used and address specification of the two memories is executed continuously and alternately in the natural order and the reverse order, while being synchronized with a symbol clock signal.例文帳に追加

後処理は、２つの連続したシンボルに関して時間的にネストされ、同一サイズで個別にアドレス可能な２つのメモリを使用し、それら２つのメモリのアドレス指定が、シンボル・クロック信号と同期しながら自然順および逆順に連続かつ交互に実行される。 - 特許庁

A work quantity calculating means 50 reads out the work item from the work content storage means 56, and reads the inputted time of information from a clock 57 when inputting the opening and finishing information on work, and writes the time in a work data storage means 58.例文帳に追加

作業量算出手段５０は、作業内容記憶手段５６から作業項目を読み出し、作業の開始、終了の情報が入力すると、時計５７からそれらの情報が入力した時刻を読み取り、作業データ記憶手段５８に書き込む。 - 特許庁

Further the first and second correction count values f and b as the number of the high-speed clock 28 are read in each of a time from the start of the period T to the first multiplied pulse 20, and a time from the last multiplied pulse 20 to the end of the period T.例文帳に追加

また、周期Ｔの開始時から最初の逓倍パルス２０までの間および最後の逓倍パルス２０から周期Ｔの終了時までの間のそれぞれにおいて、高速クロック２８の数である第１および第２補正カウント値ｆおよびｂを読み込む。 - 特許庁

To solve such a problem of a conventional chopper amplifier circuit that since the voltage in a period where chopper noise is not superimposed is held so as to remove the chopper noise synchronized with the chopper clock, and the voltage thus held is output, phase is shifted between the input voltage and the output voltage.例文帳に追加

従来のチョッパ式増幅装置は、チョッパクロックに同期したチョッパノイズを除去するために、チョッパノイズが重畳しない期間の電圧を保持しておき、保持しておいた電圧を出力するために、入力電圧と出力電圧の位相がずれてしまう。 - 特許庁

The first data storage area A is replaced with the second data storage area B at a point of completion of each clock signal cycle to be simulated and operations to transfer signals among pipeline stages 8, 10, 12 in the pipelines 16, 18 of the hardware are efficiently repeated.例文帳に追加

シミュレートされる各クロック信号サイクルの終了時点で、第１のデータ記憶エリアＡと第２のデータ記憶エリアＢが取り替えられて、ハードウエアのパイプライン１６、１８におけるパイプライン・ステージ８、１０、１２間で信号を受け渡す挙動を効率的に反復する。 - 特許庁

This device is provided with a shift register 15 successively storing address data according to a second clock, a latch circuit 16 latching the address data stored in the shift register 15 and a driving circuit 17 driving a display panel 21 based on the address data outputted from the latch circuit 16.例文帳に追加

第２クロックに従ってアドレスデータを順次蓄積するシフトレジスタ１５と、シフトレジスタ１５に蓄積されたアドレスデータをラッチするラッチ回路１６と、ラッチ回路１６から出力されたアドレスデータに基づいて表示パネル２１を駆動する駆動回路１７とを備える。 - 特許庁

To attain improvement in the quality of a product, the date of delivery and costs by remarkably reducing labor required for a circuit designer to design a clock signal generating part by providing an oscillator, with which radiation noises are reduced and an occupied area on a substrate is small, having a spectrum spread control function.例文帳に追加

スペクトラム拡散制御機能を有し、放射ノイズが少なく、基板上の専有面積が小さい発振器を提供し、また回路設計者がクロック信号発生部の設計に要する手間を大幅に削減し、製品の品質、納期、コストの改善を図ること。 - 特許庁

The antenna structure 2 is shown which is arranged in a clock wherein at least either of a side part 4 and a rear rid part 3 is made of a metal, can receive radio waves, and has an L value of 1,600 mH or less.例文帳に追加

少なくとも側部４及び裏蓋部３のいずれかが金属で構成されている時計内部に配置される電波を受信出来るアンテナ構造体２であって、当該アンテナ構造体２のＬ値が、１６００ｍＨ以下であるアンテナ構造体２が示されている。 - 特許庁

Further, a plurality of slots SL1 to SL4 are formed in the baseboard 1 to mount the plurality of modules 2 on the baseboard 1, and effective terms of enable signals 6, 7 and 8 are expanded as long as one cycle of the clock signal 5 according to a degree at which a slot number increases by one.例文帳に追加

更に、ベースボード１に対して複数のモジュール２を装着するためにベースボード１に複数のスロットＳＬ１〜ＳＬ４を設け、スロット番号が１大きくなるに従って、イネーブル信号６，７，８の有効期間をクロック信号５の１周期分だけ拡張する。 - 特許庁

To provide a transmitter-receiver for data superimposed on a video signal that eliminates the need for a phase locked loop and a specific high frequency clock signal phase-locked to a integer multiple of a horizontal scanning period, has a simple configuration and is surely in operation without any adjustment and to provide its method.例文帳に追加

位相同期ループや水平走査周期の整数倍に位相同期した特定高周波クロック信号が不要であり構成が簡単且つ無調整で確実に動作する映像信号へのデータ重畳送受信装置およびその方法を提供する。 - 特許庁

A comparison discriminating circuit 16 outputs a discriminated result TR in which it is compared and discriminated whether data DQ to be discriminated outputted from the internal circuit 1 and an expected value EX of the data to be discriminated are coincident or not based on the second reference clock signal DQS.例文帳に追加

比較判定回路１６は、第二の基準クロック信号ＤＱＳに基づいて、内部回路１から出力される被判定データＤＱと該被判定データの期待値ＥＸとが一致するか否かを比較判定した判定結果ＴＲを出力する。 - 特許庁

A transmitting means 150 synchronizes a plurality of asynchronous parallel-signal data with parallel-signal data synchronized with a BCLK1 as a common clock, converts the asynchronous parallel-signal data into parallel signals in a specified bit width, and converts the parallel signals into series-signal data and transmits them.例文帳に追加

送信手段１５０は、複数の非同期の並列信号データを、共通のクロックであるＢＣＬＫ１に同期した並列信号データに同期させた上で、所定のビット幅の並列信号に変換し、さらに、直列信号データに変換して送信する。 - 特許庁

A mediation station output section 135 fetches the supervisory signal as a control signal for each cycle of the clock and outputs a control signal composed of a pulsewidth-modulated voltage signal to the data signal line in the same cycle as a cycle wherein the supervisory signal is extracted.例文帳に追加

仲介局出力部１３５は、クロックの１周期毎に、監視信号を制御信号として取り込んで、前記監視信号の抽出された周期と同一の周期に、パルス幅変調された電圧信号からなる制御信号をデータ信号線に出力する。 - 特許庁

Two units of the analog shift register 12 or over are provided consecutively in the unit of consecutive 'N × spread code length ×M (M is a carrier center frequency ÷ chip rate)' stages and the transfer clock is selectively supplied to one unit or two consecutive units or over.例文帳に追加

前記アナログシフトレジスタは、連続する「Ｎ×拡散符号長×Ｍ（Ｍはキャリアの中心周波数÷チップレート）」段を１単位として連続して２単位以上を設け、１単位又は連続する２単位以上に転送クロックを切り換え供給できるようにする。 - 特許庁

In the case that the phase of the 47h-code pulse E is considerably and rapidly varied by jitter or the like and a phase difference from the phase reference clock F1 is abnormally great, the adaptive phase alternation circuit 5 supplies an alternate pulse to the phase comparator 13 alternately with such a 47h-code pulse E.例文帳に追加

ジッタなどによって４７ｈコードパルスＥの位相が大きく急変し、位相基準クロックＦ１との位相差が異常に大きい場合には、適応型位相代替回路５は、かかる４７ｈコードパルスＥに代わる代替パルスを位相比較器１３に供給する。 - 特許庁

The adding of the actions is repeated until a final sequence of actions satisfies a defined goal, wherein during the process of the planning 24 all the actions in the partial plans and the tokens introduced by the actions are constrained to happen at the fixed wall-clock times.例文帳に追加

前記アクションの追加は、アクションの最終シーケンスが規定の目標を満たすまで繰り返され、前記プランニング２４プロセス中、部分的計画における全てのアクション、および、前記アクションによって取り込まれたトークンは制約されて、一定の経過時間において生じる。 - 特許庁

To provide a synchronizing device which has high-speed frequency pull-in and low jitter properties without erroneous lock for an NRZ data signal of a predetermined fixed transmission rate and is capable of reproducing a clock and data over a wide allowable oscillation frequency range of a local oscillator.例文帳に追加

予め定められた固定伝送レートのNRZデータ信号に対して高速で誤ロックのない周波数引込みと低ジッター特性を有し、かつ広い局部発振器の許容発振周波数範囲を有するクロックとデータの再生が可能な同期装置を提供する。 - 特許庁

To obtain a delay compensation circuit capable of performing delay compensation about a time shorter than a sampling clock period of a memory using a delay compensation unit such as a delay line etc., and capable of enlarging delay amount to be controllable in the delay compensation unit such as the delay line etc.例文帳に追加

遅延線路等の遅延補償部を用いてメモリのサンプリングクロック周期よりも短い時間の遅延補償が可能であり、かつ、遅延線路等の遅延補償部における制御可能な遅延量を拡大することの可能な遅延補償回路を実現する。 - 特許庁

In addition, the balance is provided with such functions as a clock function, a timer function, a temperature measuring function, and a humidity measuring function besides a weighing function, and the balance can be effectively used even if it is attracted and attached to the outside magnetic substance, when the weighing function is not used.例文帳に追加

また、その秤には計量機能の他に時計機能、タイマー機能、温度計測機能、湿度計測機能といった機能を持たせることとし、計量機能の未使用時に秤を外部の磁性体に吸着させた状態でも有効利用できるものとする。 - 特許庁

To provide a binary conversion circuit which is compact and reduces power consumption so as to be easily integrated in an image sensor, converts clock phase information into a binary value and is capable of performing digital addition/subtraction, to provide a method for the same, and to provide an AD conversion apparatus, a solid-state imaging device, and a camera system.例文帳に追加

イメージセンサに集積しやすいよう小型で低消費電力であり、クロック位相情報をバイナリ値に変換し、かつデジタル加減算可能なバイナリ値変換回路およびその方法、ＡＤ変換装置、固体撮像素子、並びにカメラシステムを提供する。 - 特許庁

A network element NE 1 is in subordinate synchronization with a main synchronous clock generator 19, sets a value of '1010' as a recognition number of the subordinate synchronization direction to the high-order 4 bits of an S1 byte of the multi-section overhead MSOH of a synchronous transfer mode STM-n signal and transmits the resulting signal to a NE 2.例文帳に追加

ＮＥ１は、主同期クロック発生装置１９に従属同期するとともに、ＳＴＭ−ｎ信号のＭＳＯＨのＳ１バイトの上位４ビットに、従属同期方向認識番号として、“１０１０”という値を設定し、ＮＥ２に伝送する。 - 特許庁

If a bigger blurring occurs for which motion compensation can not be made, the control unit 13 sets up the operation clock of the image coder 15 to the low speed, and narrows the search range for the motion vector in order to reduce of power consumption, and performs moving image recording by suppressing battery consumption at the sacrifice of the quality of the image.例文帳に追加

動き補償しきれない程の大きな手ぶれが発生した場合には、動作クロックを低速に設定し、かつ動きベクトルの探索範囲を狭めて消費電力の低減を図り、画質を犠牲にして電池消耗を抑えた動画記録を行う。 - 特許庁

Moreover, the Vp-p and an upper limit value of an output waveform in the same count value can be controlled not depending on the frequency of output signal, by controlling the PWM signals inputted to the two switching circuits, based on the count value of the reference clock.例文帳に追加

さらに、２つのスイッチング回路に入力するＰＷＭ信号の制御を基準クロックのカウント値に基づいて実行することで、出力信号の周波数に依存せず、同一のカウント数での出力波形のＶｐ−ｐ、上限値等の制御が可能となる。 - 特許庁

In this way, a clock-synchronized communication device can generate an internal synchronization signal CLK without noise, remove noise regardless of whether a communication cycle is constant and remove noise due to communication data signal switching.例文帳に追加

これにより、ノイズの無い内部ＣＬＫを生成することが可能となり、通信周期が一定であるか否かに関わらずノイズ除去が行え、かつ、通信データ信号の切り替えによって発生するノイズ除去も行えるクロック同期通信装置とすることが可能となる。 - 特許庁

The random number RA is extracted through a key selector 43 and latched in a key register 45 by an input enable signal EN outputted from a timing monitoring counter 47 driven by a clock CLKA different form the clocks CLK1, CLK2, CLK3 to obtain a hardware key to be an inherent secret key.例文帳に追加

この乱数ＲＡを、鍵セレクタ４３を通じて取り出し、クロックＣＬＫ１，ＣＬＫ２，ＣＬＫ３‥‥とは別のクロックＣＬＫＡによって駆動されるタイミング監視カウンタ４７からの取り込みイネーブル信号ＥＮによって、鍵レジスタ４５にラッチして、固有の秘密鍵であるハードウエア鍵を得る。 - 特許庁

A sleep control part 26 turns off an RF circuit 10, a fast clock 20, etc., by the commands given from a CPU 28 to shift them to sleep states and then wakes up them in each prescribed cycle, to intermittently confirm the presence or absence of incoming.例文帳に追加

スリープ制御部２６は、ＣＰＵ２８からの指令によりＲＦ回路１０や高速クロック２０等をオフにしてスリープ状態に移行し、所定の周期でこれらをＷａｋｅＵｐして受信可能状態とし間欠的に着信の有無を確認する。 - 特許庁

To provide a time control device and a clock capable of optimizing the receiving cycle of a time signal by varying the receiving cycle of the time signal according to a difference between a first time indicated by a time code and a second time clocked in the interior.例文帳に追加

タイムコードなどによって示される第一の時刻と内部で刻時される第二の時刻の差によって時刻信号の受信周期を変更することにより、時刻信号の受信周期を最適化することができる時刻制御装置及び時計を提供する。 - 特許庁

In order to change a display body to create the clock with a new feature, without changing a step motor (second motor) and a driving wheel train (second wheel train), only the display body and a control circuit for driving it are changed (by changing the number of steps when display is changed).例文帳に追加

表示体を変更して新規機能の時計を作成するに当り、ステップモータ（第２のモータ）と駆動用の輪列（第２の輪列）は変更せず、表示体とその表示体を駆動する制御回路（表示変更時のステップ数など）を変更するのみで対応する。 - 特許庁

When the frequency division request signal GREQ to raise the frequency of clock signal CLK is given, the frequency division request signal GREQ is immediately selected in the selector 34, and the access cycle number ACC read from the table 35 is immediately increased.例文帳に追加

クロック信号ＣＬＫの周波数を上げるような分周要求信号ＧＲＥＱが与えられたときには、セレクタ３４では直ちに分周要求信号ＧＲＥＱが選択され、テーブル３５から読み出されるアクセスサイクル数ＡＣＣが直ちに増加する。 - 特許庁

Because the clock frequency of the electronic device and the voltage of the power source as the case may be vary in response to the state of the power source 202 of the electronic device 100, the speed and the power consumption of the electronic device are decreased while the power source current supply capability is lower than usual.例文帳に追加

電子装置のクロック周波数、そして場合によっては電源電圧も、電子装置100の電源状態202に応答して変化するので、電源電流供給能力が通常よりも低い期間中は、電子装置の速度及び電力消費を低下させる。 - 特許庁

A storage device 11, which is composed of a nonvolatile memory such as MRAM, stores the value of the number of stages of the delay element, and an abnormality detection part 10 detects a clock abnormality based on the number of stages of the delay element in each integrated circuit 101.例文帳に追加

記憶装置１１は、ＭＲＡＭ等の不揮発性メモリにより構成され、各集積回路毎に、遅延素子の段数の値を記憶し、異常検出部１０は、各集積回路１０１における遅延素子の段数に基づいてクロック異常を検出する。 - 特許庁

When the command is outptted to a sub administrative board 111 from the main control board 101, the magnetic excitation data of the stepping motor is outputted serially from the sub administrative board 111 synchronizing the transfer clock to a shift register connected in a daisy chain to a lamp drive board 112.例文帳に追加

主制御基板１０１からサブ統合基板１１１へコマンドが出力されると、ステッピングモータの励磁データが転送クロックと同期してサブ統合基板１１１からランプ駆動基板１１２へ、デイジーチェーン接続されたシフトレジスタへシリアル出力される。 - 特許庁