「Clock In」に関連した英語例文の一覧と使い方(159ページ目) - Weblio英語例文検索

The transistors Tr1, Tr2 of the follower circuits 1, 3 are alternately turned on in response to the clock signal to be input from a signal input unit 15, and are operated to switch to connect the step-up capacitor C1 and to limit current cooperatively with resistors R5, R6, etc.例文帳に追加

フォロア回路１，３のトランジスタＴｒ１，Ｔｒ２は、信号入力部１５から入力されるクロック信号に応じて交互にオンし、昇圧用のコンデンサＣ１の接続切り替えを行うとともに、抵抗Ｒ５，Ｒ６等と共働して電流制限を行う。 - 特許庁

To enable CPU-to-CPU communication without needing a special circuit and enable transmission of a references frame, frame timing and reference clock without needing another physical interface, in a part between a baseband signal processing panel and an RF signal processing panel.例文帳に追加

ベースバンド信号処理パネルとＲＦ信号処理パネルとの間において、特別な回路を必要とせずにＣＰＵ間通信を可能とし、また他の物理インタフェースを必要とせずに基準フレーム、フレームタイミングおよび基準クロックを伝送することを可能とする。 - 特許庁

A first hydrogen generation consumption factory 2, a second hydrogen generation consumption factory 3 and a hydrogen generation factory 4 of the hydrogen plant 1 include data processors 51, 54 and 57 having standard clocks 518, 548 and 578 in which times are set to the same standard clock.例文帳に追加

水素プラント１の第１の水素発生消費工場２、第２の水素発生消費工場３、水素発生工場４に、同一の標準時計に日時が合わされた標準時計５１８，５４８，５７８を有するデータ処理装置５１，５４，５７を設けた。 - 特許庁

Thus, the clock signal including a harmonic component propagated by electromagnetic coupling suppresses from being resonated thereby allowing the presence of the metallic plate 7 to reduce increase in emission noise.例文帳に追加

金属プレート７の両端をＧＮＤ接続ピン６により電子装置３の接地回路に接続しているため、電磁結合により伝導する高調波成分を含むクロック信号は共振抑制により、金属プレート７の存在による放射ノイズの増加は少なくなる。 - 特許庁

The bit conversion operation in each comparator circuit is finished until each latch circuit 105 enters the latching operation corresponding to latching clock signals CLKi (i=1 to n) generated while having relatively delays during the hold operating period of the sample-hold circuit 104.例文帳に追加

この各比較回路におけるビット変換動作は、サンプルホールド回路１０４のホールド動作期間内に相対的に遅延を持って発生するラッチ用クロック信号ＣＬＫｉ（ｉ＝１〜ｎ）によって対応する各ラッチ回路１０５がラッチ動作に入るまでには終了する。 - 特許庁

Since a comparatively large clock skew occurs between the flip flop belonging to a prescribed group connected by the scan path and the scan flip flop belonging to the different group, the scan flip-flops including delay circuits are applied to the scan flip-flops in the final stages of the respective groups.例文帳に追加

スキャンパスによって接続するあるグループに属するスキャンフリップフロップと、別のグループに属するスキャンフリップフロップとの間に比較的大きなクロックスキューが発生するので、各グループの最後段のスキャンフリップフロップに、遅延回路を含むスキャンフリップフロップを適用する。 - 特許庁

A power reception control circuit 52 uses a driving clock DRCK of a primary coil in a normal power transmission period as a reference of timing to control a load demodulation section 46, thereby causing the power transmitting device to transmit regular authentication data including a 010 pattern.例文帳に追加

受電制御回路５２は、通常送電期間中において、１次コイルの駆動クロックＤＲＣＫをタイミングの基準として用いて、負荷変調部４６を制御することによって、０１０のパターンを含む定期認証データを送電装置に送信させる。 - 特許庁

To provide an image processor which is convenient for a user, and a method for controlling the image processor and a program without complicating control or device even when different sizes or different types of originals coexist in the case of multi-clock copy.例文帳に追加

マルチクロップコピーする場合、異なるサイズや異なる種別の原稿が混載されていても、制御や装置を複雑にせずに、ユーザにとって使い勝手のよい画像処理装置、画像処理装置の制御方法およびプログラムを提供することを目的とするものである。 - 特許庁

When an active command for activating the specific row(line) of the memory cell array 22 is impressed, a control signal ϕ1 is validated after fixed delay equivalent to a time rRCD until a read command is impressed, and generated in each cycle of the clock CLK.例文帳に追加

制御信号φ１はメモリセルアレイ２２の特定のロウを活性化させるアクティブコマンドが印加された場合に、リードコマンドが印加されるまでの時間ｔＲＣＤに相当する固定遅延ののちに有効化され、以後はクロックＣＬＫのサイクル毎に生成される。 - 特許庁

A clock 17 and a memory 18 are connected to an address bus 15 and a data bus 16 between the A/D converter 13 and the control unit 14, and output values from the impact sensor 11 and the temperature sensor 12 are output to the control unit 14, and recorded in a memory 18.例文帳に追加

Ａ／Ｄ変換器１３と制御部１４間のアドレスバス１５、データバス１６には、時計１７、メモリ１８が接続され、衝撃センサー１１及び温度センサー１２からの出力値が制御部１４に出力されると共に、メモリ１８に記録される。 - 特許庁

When a serial-parallel conversion unit 32 of a receiving circuit 30 converts a signal of the serial format to that of a parallel format synchronizing with a transmission clock CK_TRS, the signal is outputted to a succeeding circuit one by one according to the timing of each signal received in the serial form.例文帳に追加

受信回路３０のシリアルパラレル変換部３２は、伝送クロックＣＫ＿ＴＲＳに同期して、シリアル形式の信号を、パラレル形式の信号に展開する際、シリアル形式にて受信した各信号のタイミングに応じて、順次、後段の回路へ出力する。 - 特許庁

To provide a control method and a circuit which prevent a malfunction due to a voltage drop, without increasing physical cost, speed-wise penalty, and a load of software processing, regarding an integrated circuit such as an LSI with a built-in circuit for stopping a clock and performing supply control.例文帳に追加

クロックの停止、供給制御を行う回路を内蔵したＬＳＩ等の集積回路に関し、物理的なコストや速度的なペナルティ及びソフトウェア処理の負荷を増加することなく、電圧降下による誤動作を防止する制御方式と回路を提供する。 - 特許庁

To prevent an abnormality of display from occurring by using an interface circuit not employing a LVDS system, recognizing the normality/ abnormality of a pixel clock inputted externally, and halting the supply of a picture signal to a driver of a liquid crystal display device in the case of an abnormality.例文帳に追加

ＬＶＤＳ方式を採用しないインタフェース回路を用い、外部から入力する画素クロックの正常／異常を認識し、異常の場合には液晶表示装置のドライバへの画像信号の供給を停止して表示異常の発生を回避する。 - 特許庁

While a CPU 25 displays a time denoted by a clock circuit 24 on the liquid crystal display panel 12, the CPU 25 applies drive control to the solid-state image pickup device 14 to pick up the image of the object transmitted through the cells in an optical transmission state and the magic mirror 13.例文帳に追加

ＣＰＵ２５は，計時回路２４の示す時刻を液晶表示パネル１２に表示する一方，固体撮像装置１４を駆動制御して，液晶表示パネル１２の光透過状態にあるセルおよびマジックミラー１３を透過した被写体の像を撮像する。 - 特許庁

A CPU 1 when receiving the signal enters a data reception mode, and an amplifying and smoothing block 21 amplifies and smoothes the signals received by the antenna block 11 and converts it into data for rewriting according to the reference clock, thereby rewriting a program or data stored in a memory core 4.例文帳に追加

ＣＰＵ１は、信号を受信したときにデータ受信モードとし、アンテナブロック１１で受信した信号を増幅平滑ブロック１２で増幅平滑し、基準クロックに基づき書換用データに変換し、メモリコア４に格納されているプログラム又はデータと書き換える。 - 特許庁

In addition, a packet rewriting circuit 120 rewrites the reception packet 101, a delay circuit 130 delays a packet 129 after rewrite according to delayed clock number information 193 to be outputted, and a CRC update circuit 140 updates a CRC of the packet 129 after rewriting.例文帳に追加

また、パケット書き換え回路１２０は受信パケット１０１を書き換え、遅延回路１３０は書き換え後パケット１２９を遅延クロック数情報１９３に応じて遅延させて出力し、ＣＲＣ更新回路１４０は書き換え後パケット１２９のＣＲＣを更新する。 - 特許庁

Image data which is read out by an image sensor is input to a CIS control board 300, together with a first clock signal (CLK1) via a first circuit 201, and it is image-processed in a second circuit 300 to be output to a scanner control board 400.例文帳に追加

イメージセンサによって読み取られた画像データは、第１の回路２０１を経由し第１のクロック信号（ＣＬＫ１）と共にＣＩＳ制御基板３００に入力され、第２の回路３０１にて画像処理後、スキャナ制御基板４００に出力される。 - 特許庁

To provide a data encoding circuit, a data encoding method, and a data recording apparatus which can secure the real time property of recording operation even by a memory low in dynamic clock by reducing the number of times of access to a memory, and can make power consumption low and the cost of the memory low simultaneously.例文帳に追加

メモリへのアクセス回数を減少させることで、動作クロックの低いメモリによっても記録動作のリアルタイム性を確保でき、同時に、省電力化およびメモリの低価格化を図り得るデータ符号化回路、データ符号化方法、データ記録装置を提供する。 - 特許庁

To provide a decoding method which decodes a reproduced voice without degradation of quality even in the case of overs or shorts of the number of reproduced voice samples, which are caused by frequency error of a bit clock, by controlling read/write of a buffer by variable length.例文帳に追加

バッファにおける書き込み、読み出し制御を可変長扱いにすることにより、ビットクロックの周波数誤差に起因する再生音声サンプル数の過不足が発生しても、品質劣化を伴わずに再生音声を復号できる復号方法を提供する。 - 特許庁

The data signal Data1 and the strobe signal Stb1 are latched by the flip-flop 26, 27 in response to a rising edge of a clock signal CLK1a to reduce a jitter generated by every part up to the level shift circuit 23, 24 and outputted to a driver circuit 28, 29.例文帳に追加

データ信号Ｄａｔａ１，ストローブ信号Ｓｔｂ１は、フリップフロップ２６，２７によって、クロック信号ＣＬＫ１ａの立ち上がりエッジに応答してラッチされ、レベルシフト回路２３，２４までに発生したジッタ成分が除去されてドライバ回路２８，２９に出力される。 - 特許庁

The image processor that outputs multi-bit data includes: an output data processing circuit 10 dividing an output phase in the direction of transition of output data D[n] to D[n+7]; and an output clock phase changing circuit 40 that controls the output phase.例文帳に追加

多ビットデータ出力を行う画像処理装置は、出力データＤ［ｎ］〜Ｄ［ｎ＋７］の遷移方向により出力位相を分割できる出力データ処理回路１０と、出力位相を制御する出力クロック位相変更回路４０とを有している。 - 特許庁

Then the CPU 11 transmits the image data stored in the off-ramp image storage area of the image storage section 15 to the destination designated by the communication information stored in the communication information storage area of the information storage section 14 via a PSTN 3, in response to the current time denoted by a clock part 25 reached the preset transmitting time.例文帳に追加

そしてＣＰＵ１１は、時計部２５が示す現在時刻が予め設定された送信時刻となったことに応じて、画像データを画像記憶部１５のオフランプ画像記憶領域に格納されている画像データを、情報記憶部１４の通信情報記憶領域に格納されている通信情報に基づいて指定された送信先へとＰＳＴＮ３を介して送信する。 - 特許庁

In checking, a noise squelch circuit connected to a demodulator detects the presence/absence of radiated radio waves from demodulation output signals, a microcomputer controls a clock signal frequency so as to make the frequency of the radiated radio waves be in a reception frequency band and judges whether or not the output of the noise squelch circuit is in the reception frequency band and thus, the reception operation is checked.例文帳に追加

点検時において、復調器に接続されたノイズスケルチ回路は復調出力信号の中から輻射電波の有無を検出し、マイコンは輻射電波の周波数が受信周波数帯域内となるようにクロック信号周波数を制御すると共にノイズスケルチ回路の出力が受信周波数帯域内であるかを判定することで、受信動作の点検を行えるようにする。 - 特許庁

To stably insert alarm display signals even when the clock of a network on the input side can not be extracted, or even when it is in an instable state though it can be extracted, in an interface circuit for converting a data form between the networks, and for inserting the alarm display signals to the data and transmitting them when a fault occurs in the network on the input side.例文帳に追加

ネットワーク間でデータ形式を変換し、入力側のネットワークで障害が発生した場合にそのデータにアラーム表示信号を挿入して伝送するインタフェース回路において、入力側のネットワークのクロックを抽出できなかった場合、あるいは抽出できたとしても不安定な状態であった場合でも、安定してアラーム表示信号を挿入できるようにする。 - 特許庁

To acquire present time information from digital broadcast waves to set right time in an internal clock even when an analog broadcast channel is selected by a last channel memory, etc. in power application in a digital broadcast receiver loaded with an integrated tuner which responds to both of digital broadcasting and analog broadcasting by one tuner and receives broadcast waves of either broadcasting system.例文帳に追加

１つのチューナでデジタル放送とアナログ放送の両方に対応し、いずれか一方の放送方式の放送波を受信することができる一体型チューナを搭載したデジタル放送受信装置において、電源投入時にラストチャンネルメモリ等によりアナログ放送チャンネルが選局されていても、デジタル放送波から現在時刻情報を取得して正しい時刻を内部時計に設定する。 - 特許庁

After that, the rate of the analog electronic clock 10 adjusted for the error based on the temperature correction data by a temperature correction means is measured at three temperature points in the completed product state, the temperature correction data are corrected based on this measurement results, the corrected temperature correction data are made to receive in a receiver means 21 via a motor coil 15, and are written in a memory means 23.例文帳に追加

その後、完成品状態において、温度補正手段３４により前記温度補正データに基づく歩度調整が行われているアナログ電子時計１０の歩度を温度３点において測定し、この測定結果に基づいて温度補正データを補正し、この補正済みの温度補正データをモータコイル１５経由で受信手段２１に受信させ、記憶手段２３に書き込む。 - 特許庁

To solve a problem that in a digital terrestrial broadcasting system in which a SFN (single frequency network) is constructed for sending electric waves of an identical content at an identical time on an identical RF frequency from multiple transmitting stations, reception of transmission signals is disabled (SFN failure) in some areas where signals are redundantly received, when accuracy of a FFT clock of the transmission signals or transmission timings are misaligned.例文帳に追加

同一のＲＦ周波数で複数の送信所から同一時間、同一内容の電波を送出するＳＦＮ（ＳＩＮＧＬＥ ＦＲＥＱＵＥＮＣＹ ＮＥＴＷＯＲＫ）が構築される地上デジタル放送方式においては、受信が重なり合うエリアでは送信信号のＦＦＴクロック精度や送信タイミングにずれが発生すると受信不能（ＳＦＮの破綻）が発生する。 - 特許庁

This microprocessor for sequence control which is programmable and controls sequences through state transition has a sate register 9 which holds a state to be processed in the next sampling period in each processing channel, receives a sampling clock and a channel processing request and executes each channel processing in every sampling period with a program corresponding to a state held by the register 9.例文帳に追加

プログラム可能で、状態遷移によりシーケンスを制御するシーケンス制御用マイクロコントローラであって、各処理チャネル毎に次のサンプリング周期に処理すべき状態を保持する状態レジスタを有し、サンプリングクロック及びチャネル処理要求を受けて、各チャネルの処理を前記状態レジスタに保持されている状態に応じたプログラムでサンプリング周期毎に実行する。 - 特許庁

The noise cancel circuit is equipped with an output buffer 20 which outputs a 1st binary signal capable of varying in synchronism with a clock signal 26 and an output buffer 21 which varies and outputs a 2nd binary signal when the 1st binary signal does not vary in the timing or outputs the 2nd binary signal without varying it when the 1st binary signal varies in the timing.例文帳に追加

クロック信号２６に同期したタイミングで変化しうる第１の２値信号を出力する出力バッファ２０と、このタイミングにおいて第１の２値信号が変化しない場合には第２の２値信号を変化させて出力し、このタイミングにおいて第１の２値信号が変化する場合には第２の２値信号を変化させずに出力する出力バッファ２１と、を備える。 - 特許庁

Then, program broadcast start/end time information obtained from the additional information of all programs included in the selected EIT is compared with current time information acquired from a clock, thus determining that a program corresponding to the additional information where current time is included in a period from the broadcast start time to end time is the program being broadcasted currently in a channel to be selected.例文帳に追加

次にその選択したＥＩＴに含まれる全ての番組の付加情報から得られる番組放送開始／終了時刻情報と時計から取得した現在時刻情報とをそれぞれ比較して、現在時刻が放送開始時刻から終了時刻の期間に含まれる付加情報に対応する番組が選局対象チャンネルで現在放送されている番組であると判断する。 - 特許庁

A command decoder 2 synchronizes with an external clock signal CLK when the test mode is set in the semiconductor memory, and sequentially generates an internal control signal that is similar to that when a plurality of commands are inputted in a normal mode at predetermined timing in response to a prescribed external control signal (command) inputted from a control input terminal (/RAS, /CAS, /WE, and /CS).例文帳に追加

コマンドデコーダ２は、半導体記憶装置にテストモードが設定されると、外部クロック信号ＣＬＫに同期して、制御入力端子（／ＲＡＳ、／ＣＡＳ、／ＷＥ、及び、／ＣＳ）から入力される所定の外部制御信号（コマンド）に応答して、通常モード動作時に複数のコマンドが入力されたときと同様な内部制御信号を、所定のタイミングで順次に生成する。 - 特許庁

The fast Fourier transformation (FFT) processor performs twice radix-2 butterfly computation for every one clock cycle to a pair of data of N points which is classified by a parity value obtained from an index value of input data in each computing step and stored in two single port memories, stores an computing result in the two single port memories to perform FFT operation.例文帳に追加

それぞれの演算段階で入力データのインデックス値から得られるパリティ値によって分類されて２個のシングルポートメモリに保存されたＮポイントのデータ対に対して一つのクロックサイクルごとに２回のｒａｄｉｘ−２ バタフライ演算を行ってその演算結果を２個のシングルポートメモリに保存することによって、ＦＦＴ演算を行う高速フーリエ変換（ＦＦＴ）プロセッサ。 - 特許庁

A CPU 11 discriminates a maximum value and a minimum value in the signal row input from the converter 10 at every operation clock of the CPU 11, holds and updates the values, and outputs a value obtained by subtracting the minimum value from the maximum value as a high-frequency detection voltage at the fixed time interval.例文帳に追加

ＣＰＵ１１は、Ａ／Ｄ変換器１０から入力された信号列の最大値・最小値をＣＰＵ１１の動作クロック毎に判別し、保持更新して所定の時間間隔内で最大値から最小値を差し引いた値を高周波検波電圧として出力する。 - 特許庁

To provide a portable terminal incorporating a photographing function, which can provide a visually excellent picked-up image without spreading the change in lightness of the picked up image over a plurality of frames even when a frequency of a clock signal is switched, and to provide its luminance control method.例文帳に追加

クロック信号の周波数が切り換わった場合でも、撮像画像の明るさの変化が少なくとも複数フレームにまで伝播せず、視覚的に良好な撮像画像を得ることができる撮像機能内蔵携帯端末装置及びその輝度制御方法を提供する。 - 特許庁

When the information acquisition time registered in the nonvolatile memory 5 comes based on a time obtained from a clock section 2a, the CPU 4 accesses an information service center specified by the registered information acquisition address to acquire information and stores the acquisition information to the nonvolatile memory 5.例文帳に追加

計時部２ａにより得られる時刻に基づいて、ＣＰＵ４は、不揮発メモリ５に登録された情報取得時刻になると、登録された情報取得アドレスにより特定される情報サービスセンタにアクセスして情報を取得し、取得情報を不揮発メモリ５に格納する。 - 特許庁

In such a case, when a frequency of an IF signal is obtained, an AFC operation is started, and a gate control circuit 121 counts a clock CK supplied from a crystal oscillator 131 via an oscillation control circuit 122 to generate a gate time corresponding to tuning information or the like.例文帳に追加

この際、ＩＦ信号の周波数が得られるとＡＦＣ動作が開始され、ゲート制御回路１２１は、発振制御回路１２２を介してクリスタル発振器１３１から供給されるクロックＣＫをカウントすることにより、選局情報などに応じたゲート時間を生成する。 - 特許庁

In the device, an interrupt taking part 61 takes an interrupt signal from a communication part 1 which receives electric waves transmitted periodically from a base station, an interrupt counter 62 counts this by predetermined times M, and a real clock count part 64 counts oscillating times of a crystal oscillator 65.例文帳に追加

割り込み取得部６１が基地局から周期的に送信される電波を受信した通信部１からの割り込み信号を取得し、割り込みカウンタ６２でこれを所定回数Ｍだけカウントするとともに、実クロックカウント部６４が水晶振動子６５の発振回数をカウントする。 - 特許庁

In order to attain a low on resistance by setting the VGS (gate-source voltage) at 2VDD when the second charge transfer MOS transistor M2(N) is turned on, output voltage B(2VDD) of the charge pump circuit is employed as the power supply of a second clock driver CD2 for driving the pumping packet.例文帳に追加

そして、第２の電荷転送用ＭＯＳトランジスタＭ２（Ｎ）がオンするときのＶＧＳ（ゲートソース間電圧）を２ＶＤＤにして、低いオン抵抗を得るために、ポンピングパケットを駆動する第２のクロックドライバーＣＤ２の電源としてチャージポンプ回路の出力電圧Ｂ（２ＶＤＤ）を用いた。 - 特許庁

When a power supply for the imaging apparatus 10 is turned on and an operation mode of the imaging apparatus 10 is set at an imaging mode, the present time is acquired from a built-in clock 82 (step S90) and whether schedule information corresponding to the present time is registered is determined (step S92).例文帳に追加

撮像装置１０の電源がオンされ、撮像装置１０の動作モードが撮像モードに設定されると、内蔵時計８２から現在の時刻が取得され（ステップＳ９０）、現在の時刻に対応するスケジュール情報が登録されているかどうか判定される（ステップＳ９２）。 - 特許庁

To provide a small-sized reader to enhance the S/N of an output signal of a photoelectric conversion element with less power consumption without the need for an auxiliary power supply source and a control means of the power supply in the case of stabilizing a clock voltage to drive the photoelectric conversion element.例文帳に追加

光電変換素子を駆動するクロック電圧の安定化を図る場合に、補助の電力供給源やその電源の制御手段を用意することなく、消費電力が少なく、小型の装置で、光電変換素子の出力信号のＳ／Ｎの改善を可能とする。 - 特許庁

To establish network synchronism all over the network equipment by selecting a clock extracting route without interposing an operation maintenance person when a fault occurs in the route a master network synchronizing device concerning the network equipment composed of the master network synchronizing device and a slave network synchronizing device.例文帳に追加

マスタ網同期装置とスレーブ網同期装置とで構成されたネットワーク装置に関し、方路又は該マスタ網同期装置に障害が発生した場合、運用保守者の手を介することなくクロック抽出方路を選択してネットワーク装置全体の網同期を確立する。 - 特許庁

To provide an electronic device-mounted machine capable of suppressing the noise radiation at the clock signal frequency or harmonic frequencies of an electronic device and in addition the propagation of the low frequency noise between housings, and a method for reducing the noise of the electronic device-mounted machine.例文帳に追加

電子装置のクロック信号周波数又はその高調波周波数でのノイズ放射を抑制することができ、更に筐体間の低周波ノイズ伝搬も抑制することができる電子装置搭載機器及び電子装置搭載機器のノイズ低減方法を提供する。 - 特許庁

The PLL circuit is a closed loop circuit and therefore, if the slight sine wave subjected to the frequency modulation by the down conversion presence identification information outside the closed loop characteristic band from the outside is added thereto, the signal becomes disturbance and the clock subjected to the frequency modulation in the edge portion according to the sine wave is outputted.例文帳に追加

ＰＬＬ回路は閉ループ回路であるから、外部から閉ループ特性帯域外のダウンコンバート有無識別情報で周波数変調された微少な正弦波を加えるとその信号は外乱となり、エッジ部分が正弦波に応じて周波数変調されたクロックが出力される。 - 特許庁

Then, in shipping, a CR oscillation corrected value is calculated by connecting an ECU 10 with the measuring instrument 20 outputting a one-shot pulse of 10 ms to the measuring instrument 20 based on the clock signal of the CR oscillation circuit 13 and comparing the pulse with actual pulse width to be returned as measurement data.例文帳に追加

そこで、出荷時にＥＣＵ１０を計測器２０に接続し、ＣＲ発振回路１３のクロック信号に基づいて１０ｍｓのワンショットパルスを計測器２０に出力し、計測データとして返送される実際のパルス幅と比較することによってＣＲ発振補正値を算出する。 - 特許庁

This pulse delay circuit has a counter which operates an input signal as a trigger, a frequency variable means for varying the frequency of a clock signal which the counter concerned counts, and a pulse generating means to form a delayed pulse, in response to output of specified number from the counter.例文帳に追加

入力信号をトリガとして動作するカウンタと、当該カウンタがカウントするクロック信号の周波数を可変する周波数可変手段と、前記カウンタからの規定カウント数の出力を受けて遅延パルスを生成するパルス生成手段とを備えることを特徴とするパルス遅延回路。 - 特許庁