「Clock In」に関連した英語例文の一覧と使い方(155ページ目) - Weblio英語例文検索

In a shift register circuit comprising a first transistor Tr1 in which a gate is provided with an input signal, a source is provided with a clock signal, and a drain is connected with an output line, the first transistor Tr1 has a gate-drain capacity larger than a gate-source capacity.例文帳に追加

ゲートに入力信号が与えられ、ソースにクロックが入力され、ドレインに出力線が接続される第１のトランジスタＴｒ１を備えたシフトレジスタ回路において、この第１のトランジスタＴｒ１として、ゲート−ソース間容量よりゲート−ドレイン間容量の方が大きいものが用いられているシフトレジスタ回路である。 - 特許庁

An SSC count value obtained by counting the number of spread spectrum clocks SSC_CLK for the fixed period is held in a counter buffer 51 and compared with various thresholds stored in a setting register 53 via a comparator circuit 55, and thereby a frequency level of the spread spectrum clock SSC_CLK at that time point is detected.例文帳に追加

その一定期間にスペクトラム拡散クロックＳＳＣ＿ＣＬＫを計数して得られたＳＳＣカウント値をカウンタバッファ５１に保持して、設定レジスタ５３に記憶された各種閾値と比較回路５５を介して比較することにより、その時点におけるスペクトラム拡散クロックＳＳＣ＿ＣＬＫの周波数レベルを検知することができる。 - 特許庁

Reception data in a partial period which is supposed to include partial data D1 in a specific range of the time code are acquired, and the reception data are compared with the partial data D1, to thereby discriminate at which timing of the reception data the partial data D1 are received, and second data of clock data are corrected thereby.例文帳に追加

タイムコードの特定範囲の部分データＤ１が含まれると想定される一部の期間の受信データを取得し、この受信データと部分データＤ１との比較を行って部分データＤ１が受信データのどのタイミングで受信されたかを判別し、それにより計時データの秒データの修正を行う。 - 特許庁

The rotational phase detection apparatus 4 comprises: a noise canceller 6f for shifting the phase of Z-phase signals by clock signals and canceling noise contained in the Z-phase signals; a Z-band generator 7f for removing noise which has intruded into an inhibition section except in the vicinity of the phase of generated Z-phase signals; and a Z-phase monitor 9f.例文帳に追加

回転位相検出装置４は、Ｚ相信号をクロック信号により位相シフトしＺ相信号に含まれるノイズをキャンセルするノイズキャンセラー６ｆと、Ｚ相信号の発生位相近傍以外の禁止区間で侵入するノイズを除去するＺバンド発生器７ｆ及びＺ相監視器９ｆを有する。 - 特許庁

An output clock signal 304 outputted from a frequency synchronizing section 300 is sent to Alice 100 via a classic channel 403 in an optical fiber transmission line 400, simultaneously returned from a returning section 500 and sent again to Bob 200 via the classic channel 402 in the optical fiber transmission line 400.例文帳に追加

周波数同期部３００から出力される出力クロック信号３０４は光ファイバ伝送路４００中の古典チャネル４０２を介してアリス１００へ送られると同時に、折り返し部５００から折り返されて再び光ファイバ伝送路４００中の古典チャネル４０２を介してボブ２００に送られる。 - 特許庁

To absorb a variation in effective gain detected from equalization data by an effective gain having characteristics reverse to those of the detected effective gain in a PLL arranged such that a phase is detected using the equalization data from an equalizer and a sampling clock signal is controlled based on the detected phase information.例文帳に追加

等化器からの等化データを用いて位相を検出し、この検出した位相情報に基づいてサンプリングクロック信号を制御する構成のＰＬＬにおいて、等化データから実効ゲインを検出し、その検出した実効ゲインと逆特性の逆特性実効ゲインで実行ゲインの変動を吸収する。 - 特許庁

A FIFO memory has a memory cell array 11 in which a plurality of memory cells are arranged in a matrix state, an address counter 15a synchronizing with a clock signal ARCK, counting up, and generating an address for read-out, and a parallel/serial converting circuit 23 outputting an address for read-out generated by the address counter 15a to the outside.例文帳に追加

ＦＩＦＯメモリは、複数のメモリセルをマトリクス状に配置したメモリアレイ１１と、クロック信号ＡＲＣＫに同期してカウントアップし、読み出し用アドレスを生成するアドレスカウンタ１５ａと、アドレスカウンタ１５ａにより生成された読み出し用アドレスを外部に出力するパラレル／シリアル変換回路２３とを有する。 - 特許庁

The clock control means 52 determines whether the DMA transfer is being executed, controls the operating frequency to the operating frequency determined based on the idle ratio if the DMA transfer not in execution is determined, and controls the operating frequency to a predetermined frequency if the DMA transfer in execution is determined.例文帳に追加

クロック制御手段５２は、ＤＭＡ転送実行中であるか否かを判定し、ＤＭＡ転送実行中ではないと判定した場合には、動作周波数をアイドル率に基づき決定された動作周波数に制御し、ＤＭＡ転送実行中であると判定した場合には、動作周波数を所定の周波数に制御する。 - 特許庁

Since such an image processing clock generating means 12 and a control/modulation means 14 for semiconductor lasers LD1, LD2 are incorporated in one IC circuit 1, parts for interfacing an electrical system and an optical system can be collected on the periphery of a write optical part resulting in a small and inexpensive imaging system advantageous for taking measures against EMI.例文帳に追加

このような画像処理クロック生成手段１２と半導体レーザＬＤ１，ＬＤ２に対する制御・変調手段１４とを１つのＩＣ回路１内に有するので、書込光学部品の周辺に電装系と光学系とのインタフェースを行なう部品をまとめられ、小型・低廉でＥＭＩ対策上も有利となる。 - 特許庁

To provide a technology for improving the synchronization accuracy of broadcasting station synchronization while suppressing distortion of reproduced voice by using only a system clock provided originally in a portable terminal device without adding a component such as a VCO (voltage controlled oscillator) of 27MHz to the portable terminal device in order to receive digital TV broadcasting by the portable terminal device.例文帳に追加

携帯端末機でデジタルＴＶ放送を受信するため、携帯端末機に２７ＭＨｚのＶＣＯ等の部品を追加せずに、本来、携帯端末機内部に備わるシステムクロックだけを用いて、再生音声の歪みを抑えながら放送局同期の同期精度向上を図る技術を提供する。 - 特許庁

The bulletin board information is received through polling from an information source facsimile terminal 22 by using a clock section of the facsimile terminal 21 of this invention every time the acquisition period of bulletin board information registered in advance elapses, and original data of the received bulletin board information are registered to image information memory sections in cross-reference with a bulletin board number.例文帳に追加

遠隔地にある情報元ファクシミリ２２の掲示板をファクシミリ２１の時計部を用いて、予め登録された掲示板情報の獲得周期が経過する度に情報元ファクシミリ２２へポーリング受信を行い、受信した掲示板の原稿データを画情報メモリ部に掲示板番号に対応させて登録するようにする。 - 特許庁

Optical signals in N channels (N is an integer 2 or greater), each having a specified bit rate per channel, are demultiplexed in time division to ultrahigh speed optical signals having a bit rate f, which are then inputted to a timing extraction system to output a timing clock at a frequency f/k (k is a natural number) which is synchronized with the ultrahigh speed signal.例文帳に追加

タイミング抽出系は、各チャネルごとに所定のビットレートを有するNチャネル（Nは2以上の整数）の光信号を時分割多重分離してビットレートｆとなった超高速光信号を入力し、その超高速光信号に同期した周波数ｆ／ｋ（ｋは自然数）のタイミングクロックを出力する。 - 特許庁

To reduce power consumption and also to prevent outputs SL1-SLn of a shift register from overlapping one another in a shift register 11, in which level shifters LS1-LSn for shifting the level of clock signals CK, CKB having a smaller amplitude than that of a drive voltage for applying to respective flip flops F1-Fn are provided for each block.例文帳に追加

駆動電圧よりも振幅が小さなクロック信号ＣＫ，ＣＫＢをレベルシフトして、各フリップフロップＦ１〜Ｆｎへ印加するレベルシフタＬＳ１〜ＬＳｎが各ブロック毎に設けられているシフトレジスタ１１において、消費電力を削減し、またシフトレジスタの出力ＳＬ１〜ＳＬｎが互いに重ならないようにする。 - 特許庁

The write-in instruction word latency control section 140 and the read-out instruction word latency control section 160 receive respectively a write-in instruction word and a read-out instruction word outputted from a instruction word decoder 120, and output them by delaying them by (N/2) times of a cycle of a clock signal while responding to a latency control signal.例文帳に追加

書込み命令語レイテンシ制御部１４０及び読出し命令語レイテシ制御部１６０は命令語デコーダ１２０から出力される書込み命令語及び読出し命令語を各々受信し、それらを、レイテンシ制御信号に応答して、クロック信号のサイクルの（Ｎ／２）倍だけ遅延させて出力する。 - 特許庁

In the drive apparatus, in drive pulses supplied to a 3 line color CCD line sensor 100, among a plurality of drive pulses except an RS pulse and ϕ2B pulse which are drive pulses determining the phase of the output signal, arbitrary drive pulses, for example, transfer pulses ϕ1 and ϕ2 are set as pulses synchronized with a frequency-modulated clock.例文帳に追加

３ラインカラーＣＣＤラインセンサ１００に供給する駆動パルスのうち、出力信号位相を決定する駆動パルスであるＲＳパルス，φ２Ｂパルス以外の複数の駆動パルスの内、任意の駆動パルス例えば、転送パルスφ１，φ２を周波数変調されたクロックに同期したパルスとする。 - 特許庁

To variably set an operation frequency corresponding to the bandwidth of image data when the image data in signal format differing in bandwidth are processed into an image and to make power consumption less than when image processing etc., is evenly performed according to a clock signal of fixed operation frequency.例文帳に追加

帯域幅が異なる信号フォーマットの画像データを画像処理する場合に、その画像データの帯域幅に対応した動作周波数を可変設定できるようにすると共に、動作周波数固定のクロック信号に基づいて一律に画像処理等する場合に比べて無駄な消費電力を低減できるようにする。 - 特許庁

The clock circuit 12 counts time in seconds by inputting one second pulse in a second counter; and counts the current time composed of hours, minutes, and seconds by outputting the pulse from the second counter to a minute counter when the second counter becomes 60, and outputting the pulse from the minute counter to an hour counter when the minute counter becomes 60.例文帳に追加

時計回路１２は１秒パルスを秒カウンタに入力して秒単位の時間を計数し、秒カウンタが６０になると秒カウンタから分カウンタにパルスを出力し、分カウンタが６０になると分カウンタから時間カウンタにパルスを出力することによって、時、分、秒からなる現在の時刻を計時する。 - 特許庁

The respective terminal devices (elevator monitoring device) 1 receive the standard time signal included in the standard time radio wave 16 transmitted from the standard time radio wave transmission station 9 or the GPS radio wave 18 transmitted from the GPS satellite 17 with a receiving device 10 in the device, and correct the time data for the clock IC11.例文帳に追加

各端末装置（エレベータ監視装置）１は、標準時刻電波送信局９から送信される標準時刻電波１６又はＧＰＳ衛星１７から送信されるＧＰＳ電波１８に含まれる標準時刻信号を、装置内の受信装置１０で受信し、時計ＩＣ１１に時刻データの補正を行う。 - 特許庁

The switching control circuit 30 latches a selection signal ISEL for controlling the switching operation of the internal selector circuit 20 in the start timing of a period when the input clock signals ICLKA and ICLKB to the internal selector circuit 20 are both turned into an H level, and always instructs switching to the internal selector circuit 20 in the start timing.例文帳に追加

切り替え制御回路３０は、内部セレクタ回路２０の切り替え動作を制御する選択信号ＩＳＥＬを、内部セレクタ回路２０への入力クロック信号ＩＣＬＫＡおよびＩＣＬＫＢがともにＨレベルとなる期間の開始タイミングでラッチし、内部セレクタ回路２０には常にこの開始タイミングで切り替えが指示される。 - 特許庁

Even in the case of carrying out the same series of data processing, power consumption states are prevented from being the same by thinning a clock signal A supplied to circuit resources 105 to 109 in accordance with an output signal B that changes with time so that the data processing can not be analyzed from power consumption.例文帳に追加

回路資源１０５〜１０９に供給するクロック信号Ａを経時的に変化する出力信号Ｂに対応して間引きすることにより、同一の一連のデータ処理を実行する場合でも電力の消費状態が同一とならないようにし、消費電力からデータ処理を解析できないようにする。 - 特許庁

In the thin film transistor liquid crystal display device which uses a reset signal by shifting the phase of gate driving pulses in a gate line direction according to clock cycles while at least one or more shift registers are integrated, one more 1-bit shift register with a dummy function is stacked and formed at the final stage of the shift registers.例文帳に追加

少なくとも１つ以上のシフトレジスタを集積した状態でクロック周期に従ってゲート駆動パルスをゲートライン方向に位相偏移させてリセット信号を使用する薄膜トランジスタ液晶表示装置において、前記シフトレジスタの最後の段にダミー機能を有する１ビットシフトレジスタをもう１つさらに集積して形成する。 - 特許庁

In the low-luminance expansion control range, the exposure control range is expanded by dividing a clock of a frame rate by 2 after increasing an AGC gain value to a specified value while maximizing a shutter accumulation time in a low-luminance area and gradually increasing the AGC gain value after lowering the AGC gain value by a specified value.例文帳に追加

低輝度拡張制御範囲では、低輝度領域において、シャッタ蓄積時間を最大とした状態で、ＡＧＣゲイン値を所定値に上げた後、フレームレートのクロックを１／２倍に分周し、ＡＧＣゲイン値を所定値分下げた後、徐々にＡＧＣゲイン値を上げることにより、露光制御範囲を拡張する。 - 特許庁

Through the clock cannot be stopped for holding these stored contents in conventional devices, the data used also after recovery from the sleep mode such as the TOC are transferred in this device from the buffer RAM 7 to the SRAM 16 mounted on a digital signal processing part 5 through a microcomputer interface 33 and a memory control part 31, and backed up.例文帳に追加

従来この記憶内容を保持するためにクロックを停止する事が出来なかったが、ＴＯＣのような、スリープモードから復帰したあとも使用するデータは、バッファＲＡＭ７からマイコンインターフェイス３３、メモリ制御部３１を介してデジタル信号処理部５に搭載されたＳＲＡＭ１６に転送され、バックアップされる。 - 特許庁

When a port arriving vehicle reaches a port, a control part of the port arriving vehicle carries out simultaneous multiple address of current time information by an internal clock along with adjustment date and time of the time information stored in a storage to all port parked vehicles parked in the port that has been reached by using a short range communication device (S5).例文帳に追加

ポート到着車両がポートへ到着すると、ポート到着車両の制御部は、内部時計による最新の時刻情報を、記憶装置に記憶された該時刻情報の調整日時と共に、短距離通信装置を用いて、到着したポートに駐車された全てのポート駐車車両へ一斉同報する（Ｓ５）。 - 特許庁

The noise determination section 103 stores one or more phase signals of the operating clock DQS1 notified in the past, it is determined based on the history in the past whether or not phase information Ph1 is affected by great jitter or noise, and a signal Ph2 indicative of correct phase information is notified to the phase determination apparatus 101.例文帳に追加

ノイズ判断部１０３は過去に通知された動作クロックＤＱＳ１の位相信号を１つまたは複数記憶しており、過去の履歴を元に位相情報Ｐｈ１が大きなジッタまたはノイズの影響を受けたか否かを判断し、正しい位相情報を示す信号Ｐｈ２を位相判断装置１０１に対して通知する。 - 特許庁

A scanner printer 1 generates an internal subscanning valid signal denoting an effective area of an image signal in the subscanning direction synchronously with a clock signal and receives an external subscanning valid signal denoting a valid area of the image signal in the subscanning direction received from and able to be processed by an external device.例文帳に追加

スキャナプリンタ１は、クロック信号に同期して、画像信号の副走査方向の有効領域を示す内部副走査有効信号を発生し、外部装置から入力され外部装置において処理可能な画像信号の副走査方向の有効領域を示す外部副走査有効信号を受信する。 - 特許庁

To be able to create a power on reset signal in a suitable timing by only setting to input clocks after, for example, power source voltage reaches the maximum value in rising of the power source without considering a time constant of a RC circuit, and to make initial polarity setting of the clock controlling the power on reset signal unnecessary.例文帳に追加

ＲＣ回路の時定数を考慮せずに、電源の立ち上がりにおいて、例えば電源電位が最大値に到達した後にクロックを入力するように設定するだけで、適切なタイミングでパワーオンリセット信号を生成でき、パワーオンリセット信号を制御するクロックの初期の極性設定を不要とする。 - 特許庁

In the respective circuits 1, pulse signals whose pulse widths are modulated by pulse width modulation circuits which are constituted respectively of a counter counting the clock signal and a comparator circuit comparing the counted value of the counter with the luminance data are generated and pulse currents are made to flow through LEDs of respective pixels in accordance with these pulse currents to emit light.例文帳に追加

各パルス幅変調回路１には上記クロック信号を計数するカウンタと、上記カウンタの計数値を輝度データと比較する比較回路によって構成されたパルス幅変調回路によりパルス幅変調されたパルス信号が生成され、このパルス信号に応じて各画素のＬＥＤにパルス電流が流れて発光する。 - 特許庁

To provide an electrical apparatus stopping the drive of a clock oscillator of a main control part in an electric power saving operation mode and of executing control instruction transmitting processing for transmitting a control instruction to an auxiliary control part by the main control part with respect to each passage of predetermined time in the electric power saving operation mode.例文帳に追加

省電力動作モード中に主制御部のクロック発振器の駆動を停止させることができ，且つ，省電力動作モード中における所定時間の経過ごとに主制御部が副制御部に制御指示を伝達するための制御指示伝達処理を実行することができる電気機器を提供すること。 - 特許庁

An adder 3 adds the in-phase-side signal after oversampling with the quadrature-side signal with one clock delayed, and a band pass filter 4 subjects the added signal to filter processing having raised cosine roll-off characteristics in which a frequency band with a predetermined width from the center of modulated frequency on a frequency axis is cut-off frequency.例文帳に追加

加算器３は、オーバーサンプリング後の同相側信号と１クロック分遅延した直交側信号とを加算し、バンドパスフィルタ４は、加算後の信号に対し、周波数軸上において変調周波数の中心から所定幅の周波数帯を遮断周波数としたレイズドコサイン・ロールオフ特性を有するフィルタ処理を行う。 - 特許庁

A clock cannot be stopped conventionally to hold the stored content, but in this apparatus a second buffer RAM 23 is provided to preserve data such as the TOC data that are also used after recovering from the sleep mode, and the buffer RAM 7 is not refreshed in the sleep mode and the stored content thereof is erased.例文帳に追加

従来この記憶内容を保持するためにクロックを停止する事が出来なかったが、ＴＯＣデータのようなスリープモードから復帰したあとも使用するデータを保存するための、第２のバッファＲＡＭ２３を設け、バッファＲＡＭ７はスリープモード時にはリフレッシュせずに記憶内容を消去してしまう。 - 特許庁

A level of a clock signal CLK in rise and descent edge of a signal TERM being a measuring object of the predetermined period is detected by registers 51 and 52, and a counting result correcting means 69 corrects output data of a register 66 corresponding to a measuring value of the predetermined period in response to the detection results.例文帳に追加

所定期間の計測対象である信号ＴＥＲＭの立上がり，立下がりエッジにおけるクロック信号ＣＬＫのレベルをレジスタ５１，５２により検出し、カウント結果修正手段６９は、それらの検出結果に応じて、所定期間の計測値に相当するレジスタ６６の出力データを修正する。 - 特許庁

For example, a forming pattern of a projection 50 is projected in the horizontal direction along a light-receiving pixels bound from a clock wiring 46 disposed on a channel stop 42 separating perpendicular CCD shift resistors of an imaging part of a frame transferring-type CCD image sensor, and is symmetrized in the upper-lower and right-left directions relative to a center 52 of the imaging part.例文帳に追加

例えば、フレーム転送型ＣＣＤイメージセンサの撮像部の垂直ＣＣＤシフトレジスタ間を分離するチャネルストップ４２上に配置されるクロック配線４６から受光画素境界にて水平方向に延在される突起部５０の形成パターンを撮像部の中心５２に対して上下左右対称とする。 - 特許庁

To provide an electronic control unit(ECU) that allows its CPU for reducing the power consumption to transit to a halt mode where the clock is stopped when a switch is not activated over a prescribed time in order to reduce the power consumption monitors the switch operation even in the halt mode and allows the CPU to resume the usual operating mode when the switch is activated.例文帳に追加

消費電力を低減するためＥＣＵのＣＰＵは、スイッチが所定時間に亘って作動しないと、クロックを停止するホルトモードに移行して消費電力の低減を図り、ＥＣＵはホルトモードでもスイッチの作動を監視し、スイッチが作動するとＣＰＵが通常動作モードに復帰する。 - 特許庁

The frequency of a higher harmonic in a clock signal for operating a demodulator is set within the frequency band of broadcasting signals of n and (n+1) channels, and the frequency band for allowing the signal to be attenuated by a roll-off filter in the apparatus for transmitting the broadcasting signals of the n and (n+1) channels.例文帳に追加

復調部を動作させるためのクロック信号の高調波の周波数が、ｎおよび（ｎ＋１）チャンネルの放送信号の周波数帯域内であって、ｎおよび（ｎ＋１）チャンネルの放送信号を送信する機器内のロールオフフィルタにより信号が減衰する周波数帯域内に設定される。 - 特許庁

A system records a video signal for recording inputted in an A/D conversion processing part 18a on a recording medium according to a clock for recording generated in a recording system synchronous control part 42 and outputs the video signal recorded on the recording medium to the outside according to a reproduction system synchronous control part 44.例文帳に追加

Ａ／Ｄ変換処理部１８ａに入力された記録用ビデオ信号を記録系同期制御部４２で生成される記録用クロックに従って記録媒体に記録するとともに、記録媒体に記録されたビデオ信号を再生系同期制御部４４に従って外部に出力するシステムである。 - 特許庁

In this clock device 1 in which the generating device 40 for capturing kinetic energy through the use of a rotary weight and generating power is built, it is detected by a generation state detection part 91 whether the generating device 40 is generating power or not, and time display is halted by shifting to power-saving mode when a non-generation time exceeds a prescribed time.例文帳に追加

回転錘を用いて運動エネルギーを捉えて発電を行う発電装置４０を内蔵した計時装置１において、発電装置４０が発電しているか否か等を発電状態検出部９１で検出し、非発電時間が所定時間を越えたときに節電モードに移行して時刻表示を停止する。 - 特許庁

The TS of the MPEG of different information by the vertically polarized waves and the horizontally polarized waves is inputted, Null insertion processing is provided in the respective systems of the horizontally polarized waves and the vertically polarized waves to make a TS rate be the same, a clock and a preamble period timing pulse are made to be in common, and the respective systems of the horizontally polarized waves and the vertically polarized waves are synchronized timewise.例文帳に追加

垂直偏波と水平偏波とで別の情報のＭＰＥＧのＴＳを入力し、水平偏波、垂直偏波の各系統にＮｕｌｌ挿入処理を設けてＴＳレートを同一化し、クロックとプリアンブル期間タイミングパルスを共通化し、水平偏波、垂直偏波の各系統を時間的に同期させる。 - 特許庁

In a CMOS circuit chip forming the semiconductor integrated circuit apparatus, a performance measuring circuit PMC is provided, and there are provided at every circuit function module CFM present in the CMOS circuit chip, a storage-table circuit MTC, a clock-frequency controlling circuit CFC, a power-supply-voltage controlling circuit SVC, and a board-bias controlling circuit BBC.例文帳に追加

半導体集積回路装置を形成するＣＭＯＳ回路チップにおいて、性能測定回路ＰＭＣを有し、ＣＭＯＳ回路チップ内の各回路機能モジュールＣＦＭ毎に記憶テーブル回路ＭＴＣ、クロック周波数制御回路ＣＦＣ、電源電圧制御回路ＳＶＣ、基板バイアス制御回路ＢＢＣを有する。 - 特許庁

To acquire accurate observation waveform data by using an internal clock in a device itself and an inexpensive AD converter without requiring a highly accurate clocking system, and to provide characteristic rocking information caused by the ground, a building, a structure or the like, including facial rocking information not only at an observation point but also in the periphery.例文帳に追加

高精度の計時システムを必要とせず、装置自身の内部時計と安価なＡＤ変換器を用いて精度よい観測波形データを取得でき、観測点のみでなく周辺の面的な揺れ情報も含めて、地盤や建物、構造物などに起因する特徴的な揺れ情報を提供できるようにする。 - 特許庁

When the scan speed of a laser beam is not fixed because of aberration property or the like of an fθ lens 120, the degree of unevenness of the scan speed of the laser beam is preliminarily measured by test exposure, and the frequency of a clock signal for reading out image data in one scanning of the laser beam is corrected in accordance with this degree.例文帳に追加

ｆθレンズ１２０の収差特性などによりレーザビームの走査速度が一定とならない場合に、テスト露光によりレーザビームの走査速度の不均一の度合を測定しておき、その度合に応じてレーザビームの１走査中における画像データを読み出すためのクロック信号の周波数を補正する。 - 特許庁

In order that every optical frequency carriers in the photonic network come into optical frequency synchronous state each other, the photonic network node has optical frequency reference synchronized with a high precision clock that can be commonly used, and a light source provided to an optical communication device synchronizes with the optical frequency reference for functioning.例文帳に追加

フォトニックネットワーク内のいかなる光周波数キャリアも互いに光周波数同期状態にするために、広く共通に利用可能な高精度クロックに同期した光周波数基準をフォトニックネットワークノードが装置として備え、当該光周波数基準に光通信装置に備えられた光源が同期して機能させる。 - 特許庁

A counting section 3 for counting the laps of a pulse signal in a pulse delay circuit 2 comprises a plurality of sub counters (first and second counters 31, 32) connected in series such that the most significant bit output of the first counter 31 (lower sub counter) is an operation clock CK2 for the second counter 32 (higher sub counter).例文帳に追加

パルス遅延回路２でのパルス信号の周回数をカウントするカウント部３を、複数の部分カウンタ（第１および第２カウンタ３１，３２）で構成し、第１カウンタ３１（下位の部分カウンタ）の最上位ビットの出力が第２カウンタ３２（上位の部分カウンタ）の動作クロックＣＫ２となるように直列接続する。 - 特許庁

When the electronic equipment is switched from the normal state to the standby state, a master clock 131 supplied in the normal state is stopped and a microcomputer power circuit operation mode switching signal XSTBY121 is outputted in a subclock operation state to switch the power source operation circuit mode to a small-current mode.例文帳に追加

電子機器の動作状態を通常状態から待機状態へ移行する場合、通常状態で供給されるマスタークロック１３１を停止してから、サブクロック動作状態でマイコン電源回路動作モード切替え信号ＸＳＴＢＹ１２１を出力して電源動作回路モードを小電流モードへ切替える。 - 特許庁

The number of nodes in plural precise delay routes forming a propagation path of the signals (each of them being connected to mutually difference one of plural coarse delay steps, in the first coarse delay route) is recorded, for the arrival points of time of the successively entering signals at intervals longer than the cycle period of the reference clock signal.例文帳に追加

基準クロック信号の繰返し周期よりも長い間隔で逐次的に入来する信号の到達時点を、それら信号の伝搬路を形成する（第１の粗遅延経路の中の複数の粗遅延段の互いに異なる一つに各々が接続されている）複数の精遅延経路内のノードの数を記録する。 - 特許庁