「Clock In」に関連した英語例文の一覧と使い方(150ページ目) - Weblio英語例文検索

Also, the SDRAM is provided with a SFF 32 latching an output signal DQM 1 of the input buffer 31 by an internal clock signal CLK 1 from the clock buffer 21, the input buffer 33 inputs a synchronous mask control signal DQMS from the SFF 32, a bank active recognizing signal BACT and a write-in state recognizing signal WENZ, and is activated/inactivated by the synchronous mask control signal DQMS.例文帳に追加

入力バッファ３１の出力信号ＤＱＭ１をクロックバッファ２１からの内部クロック信号ＣＬＫ１にてラッチするＳＦＦ３２を備え、入力バッファ３３は、ＳＦＦ３２からの同期マスク制御信号ＤＱＭＳと、バンクアクティブ認識信号ＢＡＣＴと書き込み状態認識信号ＷＥＮＺを入力し、アクティブ状態において同期マスク制御信号ＤＱＭＳにによって活性化／非活性化する。 - 特許庁

The semiconductor integrated circuit having the self-biasing type clock signal amplifier which generates the clock signal with the input voltage from an AC signal source 2 is provided with a voltage supply means comprising a reference voltage source 6 composed of an operational amplifier OP-Amp which abruptly varying a rise of a voltage by applying a bias voltage in addition to the voltage from the AC signal source 2 when the signal source 2 starts up.例文帳に追加

交流信号源２からの入力電圧によりクロック信号を生成する自己バイアス型クロック信号増幅器を持つ半導体集積回路において、前記信号源２の立ち上げ時に、前記交流信号源２による電圧に加えてバイアス電圧を印加し電圧の立ち上がりを急峻に変化させるオペアンプＯＰ−Ａｍｐからなる基準電圧源６で構成された電圧供給手段を設けた。 - 特許庁

In this digital broadcasting receiver 100, when the digital broadcasting receiver 100 is reset when receiving a digital broadcast signal, the output clock of the demodulation circuit 12 is stopped, and when it is determined that channel selection is completed, that is, when it is determined that the demodulation circuit comes to a stage to start to transfer effective data, the output clock of the demodulation circuit 12 is made to be outputted.例文帳に追加

デジタル放送受信装置１００において、デジタル放送信号を受信する際に、デジタル放送受信装置１００がリセットされた場合、復調回路１２の出力クロックを停止し、選局が完了することが判断された時点、即ち復調手段が有効なデータの転送を開始する段階になったと判断された時、復調回路１２の出力クロックを出力するようになされる。 - 特許庁

The method of multiple-screen scans for a display includes steps of (a) generating K horizontal trigger signals within a period in which M lines of horizontal line scan are completed once, (b) generating K clock signals of different phases for triggering K input data, and (c) displaying K input data on the display according to the K horizontal trigger signals and the K clock signals of different phases.例文帳に追加

表示器に応用される多重画面走査方法は、（ａ）Ｍ本の水平ライン走査を１回完成する時間以内にＫ個の水平トリガー信号を生じさせ、（ｂ）Ｋ個の入力データを触発するためのＫ組の位相が相違したクロック信号を生じさせ、（ｃ）Ｋ個の水平トリガー信号とＫ組の位相が相違したクロック信号によって、Ｋ個の入力データを表示器に表示するなどのステップを含む。 - 特許庁

This timing generator for generating the timing signal based on a given reference clock is equipped with a delay circuit part for outputting each pulse of the reference clock in the delayed state as much as a delay quantity given to each pulse, and a pulse selection output part for allowing only a pulse to be outputted as the timing signal among pulses output from the delay circuit part to pass and outputting it.例文帳に追加

与えられる基準クロックに基づいてタイミング信号を生成するタイミング発生器であって、基準クロックのそれぞれのパルスを、それぞれのパルス毎に与えられる遅延量で遅延させて出力する遅延回路部と、遅延回路部が出力するパルスのうち、タイミング信号として出力するべきパルスのみを通過させて出力するパルス選択出力部とを備えるタイミング発生器を提供する。 - 特許庁

The crosstalk prevention circuit includes a third signal line 13 between two signal lines formed almost in parallel to each other, for example, master clock and slave clock lines l1 and l1, the third signal line being grounded when there is no signal applied to at least one of those two signal lines, for example, when a test signal is applied and the signal is applied to the two signal lines.例文帳に追加

クロストーク防止回路は、ほぼ平行して形成されている少なくとも２本の信号線、たとえば、マスタスロック用線とスレーブクロック用線ｌ１，ｌ２の間に、これら２本の信号線の少なくとも一方に印加される信号が存在しないとき、たとえば、テスト用信号が印加され、前記２本の信号線に信号が印加されるとき接地状態になる第３の信号線ｌ３を生成する。 - 特許庁

A semiconductor device includes a data input circuit and a data output circuit connected to a plurality of data input/output terminals, where at least one of the data input circuit and the data output circuit fetches data in response to multi-phase clock signals having different phases to be timing signals for fetching data, and adjusts a valid range for fetching data to be substantially uniform for each of the multi-phase clock signals.例文帳に追加

複数のデータ入出力端子に接続されたデータ入力回路とデータ出力回路とを備えた半導体装置であって、データ入力回路あるいはデータ出力回路の少なくとも一方が、データを取り込むタイミング信号となる位相の異なる多相クロック信号によりデータを取り込み、データを取り込む有効範囲が多相クロック信号ごとにほぼ均一になるように調整する。 - 特許庁

An apparatus includes a VCXO, a memory for storing a reference frequency and a reference level as a voltage level for causing the VCXO to generate a clock having the reference frequency, and a D/A converter control unit and a D/A converter which generate the clock having the required frequency by applying the reference frequency stored in the memory and a voltage determined with reference to the reference level to the VCXO.例文帳に追加

ＶＣＸＯと、基準周波数とこの基準周波数のクロックをＶＣＸＯに発生させる電圧のレベルである基準レベルとを記憶するメモリと、必要な周波数のクロックを、メモリに記憶されている基準周波数および基準レベルを基準に求められる電圧をＶＣＸＯに与えて発生させるＤ／Ａコンバータ制御部およびＤ／Ａコンバータと、を有する装置において、下記の処理を行う。 - 特許庁

The display device has the illuminance detection circuit comprising: a photo sensor in which a photo current changes in accordance with external illuminance; a capacitor in which the photo current flows in the photo sensor and, thereby, charges are discharged; and a first transistor which outputs clock input to the first terminal when a voltage of the capacitor is a prescribed voltage or more.例文帳に追加

照度検出回路を有する表示装置であって、前記照度検出回路は、外光照度に応じて光電流が変化するホトセンサと、前記ホトセンサに前記光電流が流れることにより電荷が放電されるコンデンサと、前記コンデンサの電圧が所定の電圧以上の時に、第１の端子に入力されるクロックを出力する第１のトランジスタとを備える。 - 特許庁

A method for generating the test pattern for the tester includes: the step of cyclizing a first test pattern 201 generated in logic design with a cycle in accordance with a clock signal 20 of the highest frequency to be used in a semiconductor integrated circuit; and the step of changing a timing edge in the first test pattern 201 to a period boundary just before the timing edge, to generate a second test pattern 301.例文帳に追加

本発明によるテスタ用テストパタンの生成方法は、論理設計時に生成された第１テストパタン２０１を、半導体集積回路で用いられる最高周波数のクロック信号２０に応じたサイクルでサイクライズするステップと、第１テストパタン２０１におけるタイミングエッジを、タイミングエッジ直前のピリオド境界に変更して第２テストパタン３０１を生成するステップとを具備する。 - 特許庁

In the loop playback processing in one playback processing task, the CPU 12 outputs each sample after a beat point sample to be a readout position to a sound system 19 one by one in synchronization with a clock signal while shifting the readout position of the sample to a rear beat point sample in sound waveform data every time a beat signal is generated by a beat signal generation part 15.例文帳に追加

１つの再生処理タスクにおけるループ再生処理において、ＣＰＵ１２は、拍信号発生部１５が拍信号を発生するたびに、サンプルの読み出し位置をその音波形データにおける後方の拍点サンプルへとシフトしつつ、読み出し位置となった拍点サンプル以後のサンプルの各々をクロック信号と同期してサウンドシステム１９へ１つずつ出力する。 - 特許庁

If there are further fund needs, we will work around the clock and be quick in taking action as the government should act decisively in times of crises like this. While always bearing in mind that this is a time of crisis and seeking your opinions, we will do things like that, as we have received numerous questions about this matter in the Diet. 例文帳に追加

さらに必要なニーズがあれば、一日の休みもなく機動的に、まさに有事でございますから、こういうときこそ政府がバシッとやるときでございますから、有事ということを常に頭の真ん中に入れながら、皆様方のご意見もしっかりいただきながら、また国会でもたくさんのご質問をいただきますから、そういったことをやっていきたいというふうに思っております。 - 金融庁

This method is provided with a step in which existence of a gap existing between a data write instruction signal and a data read instruction signal which occur consecutively is judged, a step in which a timing control signal in which a clock signal received based on the judged result is delayed by a different time each other is generated, and a step a column decoder is activated in accordance with the timing control signal.例文帳に追加

連続的に発せられるデータ書込み命令信号とデータ読出し命令信号との間に存在するギャップの有無を判断する段階と、前記判断結果に基づいて、受信されたクロック信号を相異なる時間遅延させたタイミング制御信号を発する段階と、前記タイミング制御信号に応じてカラムデコーダが活性化される段階とを備える。 - 特許庁

This semiconductor device is characterized by including an input circuit for taking in the plurality of data from an external part respectively in synchronism with the plurality of clock signals from an external part, a pulse signal generating circuit for generating a pulse signal, and a driving circuit for supplying the plurality of data taken in the input circuit to an internal circuit in alignment with the same timing according to the timing of the pulse signal.例文帳に追加

半導体装置は、外部からの複数のクロック信号にそれぞれ同期して外部からの複数のデータを取り込む入力回路と、パルス信号を生成するパルス信号生成回路と、該入力回路が取り込んだ該複数のデータを該パルス信号のタイミングに応じた同一のタイミングに揃えて内部回路に供給する駆動回路を含むことを特徴とする。 - 特許庁

To provide a semiconductor integrated circuit which evaluates a PLL circuit, by applying stress to each operated component circuit in the frequency range used usually without changing the characteristics of analog circuits such as voltage controlled oscillator into low frequency, even when a reference clock signal 3 of low frequency is inputted as in the case of a burn-in test.例文帳に追加

バーンインテスト時のように低周波数の基準クロック信号３を入力した場合にも、電圧制御発振器などのアナログ回路の特性を低周波数用に切り替えることなく、通常時使用する周波数範囲で各構成回路を動作させストレスをかけることで、ＰＬＬ回路の評価を可能にする半導体集積回路を提供する。 - 特許庁

To accurately detect unlock that periodically occurs in a burst manner in a PLL circuit and to accurately determine a clock system to be a core of a digital signal circuit that can flexibly correspond even to a change in an ambient temperature and abnormality of a frequency to be reference of a carrier frequency of a radio part.例文帳に追加

解決しようとする課題は、ＰＬＬ回路において周期的及びバースト的に生じるアンロックの検出を正確に行い、また、周囲温度の変化にも柔軟に対応することができるディジタル信号回路の中核となるクロック系及び無線部の搬送周波数の基準となる周波数の異常を正確に判断することを可能にすることである。 - 特許庁

In drive circuits DG1-DG3 loaded with the LED drivers, a single signal line for transmitting drive data and a single signal line for transmitting a shift clock in synchronism with the drive data are connected to a performance control board 51 respectively, and a signal line of a latch signal and a signal line of a mode control signal are connected in parallel to all the drive circuits.例文帳に追加

ＬＥＤドライバを搭載する駆動回路ＤＧ１〜ＤＧ３では、駆動データを伝送する単一の信号線と、駆動データに同期してシフトクロックを伝送する単一の信号線とが各々演出制御基板５１に接続されるが、ラッチ信号の信号線と、モード制御信号の信号線とは、全ての駆動回路に並列的に接続される。 - 特許庁

To prevent a health care system from erroneously setting the time and date of a clock used in the determination of the time and date for obtaining biological information or prevent the set time and date from shifting gradually; to correctly set the clocks of biological information acquisition means arranged in a plurality of locations in different time zones, so that the clocks are adjusted to the exact local dates and times.例文帳に追加

本発明は、健康管理システムにおいて、生体情報の取得日時の決定に用いられる時計の日時が誤って設定されたり次第にずれたりするのを防止すると共に、タイムゾーンが異なる複数の場所に配置された生体情報取得手段の時計を現地日時に正しく合わせることを課題とする。 - 特許庁

In addition, the stream processing part 23 associates a detected bitstream storage position of the intra-frame encoded image in the storing part 24 with a PCR (program clock reference) included in bitstreams that are received when the bitstreams of the intra-fram encoded image are detected to be position and time information and uses the position and time information to generate index information.例文帳に追加

また、ストリーム処理部２３は、記憶部２４における検出したフレーム内符号化画像のビットストリーム記憶位置と、このフレーム内符号化画像のビットストリームを検出したとき受信したビットストリームに含まれていたＰＣＲとを関係付けて位置時間情報とし、この位置時間情報を用いてインデックス情報を生成する。 - 特許庁

In a system transmitting large volume video signals, such as SHV signals, a transmitter 1 constitutes frames from original video signals so that light signals of 10 GbE or 100 GbE may synchronize with a clock of the original video signals, and carries out 8 B/10 B encoding in every system corresponding to the light signals which are wavelength-multiplexed in a light module.例文帳に追加

ＳＨＶ信号等の大容量映像信号を伝送するシステムにおいて、送信機１は、１０ＧｂＥまたは１００ＧｂＥの光信号が元の映像信号のクロックと同期するように、元の映像信号からフレームを構成し、光モジュールにて波長多重される光信号に対応した系統毎に８Ｂ／１０Ｂ符号化する。 - 特許庁

Each remote facility, on one hand, recovers the base frequency in the first and the second received portions, and, on the other hand, transmits to the network head a portion corresponding to time slots in the second portion received successively, after having overmodulated the clock signal included in the network head with data to be transmitted during the chosen time slots synchronized by the network head.例文帳に追加

各遠隔設備は、一方で、第一および第二受信部分内で基本周波数を回復し、他方で、ネットワークヘッドによって同期化された選択されたタイムスロットの間、伝送データでネットワークヘッドが含むクロック信号を過変調した後で、連続して受信された第二部分の中でタイムスロットに対応する部分をネットワークヘッドに伝送する。 - 特許庁

The DLL circuit 100 has a first mode for controlling a phase of the internal clock in a precise manner and a second mode for operating with low power consumption, is operated in the first mode when the data input/output circuit 80 does not perform an ODT operation, and is operated in the second mode when the data input/output circuit 80 performs the ODT operation.例文帳に追加

ＤＬＬ回路１００は、内部クロックＬＣＬＫを高精度に位相制御する第１のモードと、低消費電力で動作する第２のモードとを有し、データ入出力回路８０がＯＤＴ動作を行っていない場合には第１のモードで動作し、データ入出力回路８０がＯＤＴ動作を行っている場合には第２のモードで動作する。 - 特許庁

In this scan test circuit device, an initialization reset means performs in a scan mode, initialization reset in the integrated circuit constituted of a combination circuit 11 and scan test circuits S1 to Sn+m, and D-FF-1 to D-FF-n+m, based on an initialization reset signal CL synchronized with a scan clock pulse CK for performing operation of a scan test.例文帳に追加

本発明のスキャンテスト回路装置では、初期化リセット手段は、スキャンテストの動作を行うスキャンクロックパルスＣＫと同期する初期化リセット信号ＣＬに基づいて、組み合わせ回路１１と、スキャンテスト回路Ｓ１〜Ｓｎ＋ｍおよびＤ−ＦＦ−１〜Ｄ−ＦＦ−ｎ＋ｍにより構成される集積回路内の初期化リセットをスキャンモードにより行う。 - 特許庁

An apparatus for generating the synchronization of a signal of an intermediate layer such as the transport layer or multiplex layer of a multi-layered compressed video signal includes a counter 23 capable of responding to a system clock 22 in an encoding terminal of a system, and a count value is embedded in the signal of the transport layer by a processor 13 in accordance with a prescribed schedule.例文帳に追加

圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁

A BFK12 synchronized with the SOF signal 10 is supplied to a PC side codec and the clocks by the number of bits of digital voice in terms of the clock frequency synchronously with it are supplied to the codec so as to supply a prescribed amount of the voice data stored in a memory 41 to the codec 4 independently of fluctuations in the SOF signal 10.例文帳に追加

ＰＣ側ＣＯＤＥＣには、ＳＯＦ信号１０に同期したＢＦＫ１２を供給するとともに、これに同期して前記クロック周波数で前記デジタル音声のビット数分だけクロック供給することで、メモリ４１に蓄えられた音声データをＳＯＦ信号１０の変動に関わらずＣＯＤＥＣ４に一定の音声データを供給する - 特許庁

In the standby state or sleep state of an ATA/ATAPI interface circuit, before a clock is inputted from a host with the input of a packet command as a trigger, a sequence signal for receiving a command packet is generated on the basis of contents to be written in an ATA/ATAPI register file and contents to be written in a local register file.例文帳に追加

ＡＴＡ／ＡＴＡＰＩインターフェース回路がスタンバイ状態又はスリープ状態であるときに、パケットコマンドの入力をトリガとしてホストからクロックが入力される前にＡＴＡ／ＡＴＡＰＩレジスタ・ファイルに書き込まれる内容とローカルレジスタ・ファイルに書き込まれる内容を基にコマンドパケット受信のためのシーケンス信号を発生する。 - 特許庁

In a second transistor 7, a control electrode and an input-side diffusion layer are connected to a diffusion layer on the output side of the first transistor 3 and the second transistor 7 is put in a continuity state under control only when the pulse wave of a clock signal generated from the first transistor 3 is entered in the control electrode and the input-side diffusion layer.例文帳に追加

第２のトランジスタ７は、第１のトランジスタ３の出力側の拡散層に対して制御電極と入力側の拡散層とが接続され、第１のトランジスタ３から出力されてくるクロック信号のパルス波が当該制御電極および当該入力側の拡散層に入力したときにのみ導通状態に制御される。 - 特許庁

To suppress variation in a period length of a lighting period or a reading period due to frequency variation of spread spectrum clocking even when the lighting period or the reading period is set to a desired period length in an image reading device in which the lighting period or the reading period is set by using the clock number of spread spectrum clocking.例文帳に追加

スペクトラム拡散クロックのクロック数を用いて前記点灯期間または前記読取期間を設定する画像読取装置において、点灯期間または読取期間を所望の期間長とした場合であっても、スペクトラム拡散クロックの周波数の変動による前記点灯期間または前記読取期間の期間長の変動を抑制すること。 - 特許庁

A device for generating middle layer signal synchronization such as a transport layer or a multiplex layer for a compressed multilayer video signal in a data transmission apparatus includes a counter 23 that responds to a system clock 22 in a system encoding terminal, and a counter value is put into a signal in a transport layer based on a predetermined schedule by a processing unit 13.例文帳に追加

圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁

The controller 2 reads the display data in the storage part 7 according to the clocking data being generated by the built-in clock 8 for supplying to the display part 5, thus displaying various information such as calendar information response message information to the user, and operation information for indicating the operation status of the audio device 1 in various forms using still and moving pictures.例文帳に追加

コントローラ２が、内蔵時計８で生成される計時情報に応じて、記憶部７の表示データを読み出し、表示部５に供給することにより、カレンダー情報や、使用者に対する応答メッセージの情報や、本オーディオ装置１の動作状況を表す動作情報等の各種の情報を様々な形態で静止画表示または動画表示させる。 - 特許庁

Accordingly, a creeping-round to the clock buffer 13 of the power-supply noises is inhibited not only when the power-supply noises are generated in other circuits 14 to 16 in the semiconductor integrated circuit SC but also when the potential is fluctuated at the power-supply voltage supplied to other circuits 14 to 16 in the semiconductor package SP.例文帳に追加

従って、半導体集積回路ＳＣ内において、その他の回路１４〜１６に電源ノイズが発生した場合のみでなく、半導体パッケージＳＰ内において、その他の回路１４〜１６に供給される電源電圧に電位変動が生じた場合であっても、その電源ノイズがクロックバッファ１３に回り込むことが抑制される。 - 特許庁

To further suppress power consumption required for the generation of a clock supplied to a peripheral function block by setting the frequency of a signal supplied to a frequency dividing circuit provided in the front stage of the peripheral function block in the low-power consumption mode state of a CPU lower than that in the general mode state of the CPU.例文帳に追加

ＣＰＵの低消費電力モード状態において、周辺機能ブロックの前段に設けられた分周回路に供給される信号の周波数を、ＣＰＵの通常モード状態における場合よりも低く設定でき、周辺機能ブロックに供給されるクロックを生成するために要する消費電力を従来より低く抑えることができる。 - 特許庁

To provide a device capable of easily housing spectacles in a safe location, even if a user of the spectacles takes off them at bedtime in a dark room and easily taking out the spectacles at rise time, without having to look for the housing location in the dark room and simultaneously eliminating operation of the alarm switch of an alarm clock at bedtime and rise time.例文帳に追加

眼鏡を常用する者が就寝時に眼鏡を暗い室内で外しても、眼鏡を安全な所に容易に収納でき、起床時においても暗い室内でも眼鏡の収納場所を探す必要がなく容易に眼鏡を取り出すことが可能で、同時に就寝時と起床時における目覚まし時計のアラームスイッチの操作が不要となる装置を提供する。 - 特許庁

In an information processor 100 where CPU 101a processing information is installed so that it can be attached to detached from the processor 100, the inner clock frequency of the CPU 101a is set and the operation condition of a temperature rise suppression operation executed in a temperature rise suppression means is decided in accordance with the inner cock frequency of CPU 101, which is set.例文帳に追加

情報を処理するＣＰＵ１０１ａが着脱可能に装着された情報処理装置１００において、ＣＰＵ１０１ａの内部クロック周波数を設定し、この設定されたＣＰＵ１０１ａの内部クロック周波数に応じて、昇温抑制手段で実行される昇温抑制動作の動作条件を決定する。 - 特許庁

In the charge control circuit, when a time preset in a clock IC6 is reached and an alarm interruption occurs, and a determination is made that the current system is not in charge mode and a secondary battery 1 has discharged about 20% of full charge amount, a new alarm time is set at a time of two hours later and then a switching is made to charge mode.例文帳に追加

充電制御回路において、予め時計ＩＣ６に設定された時刻に達してアラーム割り込みが発生した場合、現在のシステムが充電モードでなく、且つ二次電池１が満充電電荷量の２０％程度が放電されたと判断したとき、新たな時刻として２時間後の時刻にアラーム時刻をセットして充電モードに切り替わる。 - 特許庁

The power consumption of each group in the noticing logic gate is calculated by applying the total sum of the capacity, power supply voltage, clock frequency and the activation ratio for every group in consideration of influence of tr/tf of a signal to be inputted in the noticing logic gate or an individual gate inside the noticing gate and the total sum is defined as the power consumption of the noticing logic gate 105.例文帳に追加

着目論理ゲート，またはその内部の個別ゲートに入力される信号のｔｒ／ｔｆの影響を考慮して，グループ毎に，容量の総和，電源電圧，クロック周波数，並びに活性化率を適用して着目論理ゲート内の各グループの消費電力を計算し，その総和を着目論理ゲートの消費電力とする。 - 特許庁

A USB control module 25 of the device 20 gives a command on communication speed in a PHS to a communication module 23 while it gives a command on clock speed to a CPU management module 26, so that electric power consumption in the device 20 is equal to or less than a power value equating to the maximum power value in a permitted configuration.例文帳に追加

デバイス２０のＵＳＢ制御モジュール２５は、デバイス２０における消費電力が、許可されたコンフィギュレーションにおけるＭａｘＰｏｗｅｒ値に相当する電力値以下の消費電力となるよう、且つ通信制御モジュール２３に対してはＰＨＳにおける通信速度を、ＣＰＵ管理モジュール２６に対してはクロック速度を指令する。 - 特許庁

A method for reducing the unsuccessful timing in a high speed parallel connection sample-and-hold circuit is such that a hold-signal is synchronized with a clock signal by correcting a hold-signal for each of plural sample-and-hold sub-circuits in the sample-and- hold circuit and corrected hold-signals are utilized respectively in the sample- and-hold sub-circuit.例文帳に追加

高速並列接続サンプルホールド回路１００におけるタイミング不整合を低減する方法はサンプルホールド回路内の複数のサンプルホールドサブ回路の各々についてホールド信号を修正することによりホールド信号をクロック信号に同期化させ、修正されたホールド信号をサンプルホールドサブ回路内でそれぞれ利用することを含んでいる。 - 特許庁

This method for designing a semiconductor integrated circuit includes: a step for deciding a flipflop in which the number of post stage gates driven in accordance with a change in stored data is not less than a standard value, as a first flipflop (large power FF); and a step for creating a scan chain having a group of flipflops working based on the same clock signal.例文帳に追加

本発明による半導体集積回路の設計方法は、保持するデータの変化に伴って駆動する後段ゲートの数が、基準値以上のフリップフロップを第１フリップフロップ（パワー大ＦＦ）として決定するステップと、同一のクロック信号によって動作するフリップフロップ群を有するスキャンチェーンを作成するステップとを具備する。 - 特許庁

Then, a count output used to detect analog/digital timing for converting an electrical signal, based on a signal charge obtained in each pixel disposed in a matrix shape in raw and column directions from an analog signal to a digital signal is supplied, at both the timings of rising and falling edges of the clock signal whose duty ratio has been corrected.例文帳に追加

そして、行方向および列方向にマトリクス状に配置された各画素で得られる信号電荷に基づく電気信号をアナログ信号からデジタル信号に変換するアナログ・デジタル変換のタイミングを検知するために利用されるカウント出力を、デューティ比の補正されたクロック信号の立ち上がりおよび立ち下がりの両タイミングで供給するものである。 - 特許庁

In mode 2, the second clocks XCK is sustained at GND, the first clock CK is changed to a first high level (VDD), the second switching element SW2 is turned on, and the first and third switching elements SW1 and SW3 are turned off.例文帳に追加

モード２において、第２のクロックＸＣＫをＧＮＤに維持し、第１のクロックＣＫを第１の高レベル（ＶＤＤ）に変化させると共に、第２のスイッチング素子ＳＷ２をオンし、第１及び第３のスイッチング素子ＳＷ１，ＳＷ３をオフする。 - 特許庁

To permit backup information management for preventing the deterioration of a non-volatile recording medium by successively recording information items such as clock information, for example, to be updated a lot of times in the plural recording areas of the non-volatile recording medium.例文帳に追加

更新回数が多い情報項目例えば時計情報などを不揮発性記録媒体の複数の記録領域に順番に記録して不揮発性記録媒体の劣化を防ぐバックアップ情報管理を行なう携帯型通信端末機を提供する。 - 特許庁

To receive on time information reflecting operator's will by receiving the standard radio waves including the standard time information signal of the received standard radio waves, in the radio-controlled clock, the time of which is corrected on the basis of standard time information signal.例文帳に追加

標準時刻情報信号を含む標準電波を受信し、受信した標準電波にかかる標準時刻情報信号に基づいて、時刻を修正する電波修正時計において、操作者の意志を反映した定時受信をすること。 - 特許庁

The trick-action type clock 1 includes dimming glass 40a-40f put in a transparent state or an opaque state according to applied voltage, and decorative objects 50a-50f appearing or concealed according to the state of the dimming glass 40a-40f.例文帳に追加

からくり時計１は、印加される電圧に応じて透明状態又は不透明状態となる調光ガラス４０ａ〜４０ｆと、調光ガラス４０ａ〜４０ｆの状態に応じて現出、隠蔽される装飾体５０ａ〜５０ｆとを備えている。 - 特許庁

Thus the level of the recording laser beam can be made to surely reach a maximum value (Pw) or a minimum value (Pb) even in the case that the period (T) of one clock is very short, and the recording mark having a satisfactory shape is formed.例文帳に追加

これにより、１クロックの周期（Ｔ）が非常に短い場合であっても、記録用レーザビームのレベルを確実に最大値（Ｐｗ）や最小値（Ｐｂ）に到達させることができ、良好な形状を持つ記録マークを形成することが可能となる。 - 特許庁