「Clock In」に関連した英語例文の一覧と使い方(49ページ目) - Weblio英語例文検索

The image data written in the primary buffer 12 are read in accordance with a display clock, operated in a FIR filter 14 and alternately written in secondary buffers A, B.例文帳に追加

この１次バッファに書き込まれた画像データは表示クロックに従って読み出され、ＦＩＲフィルタ１４において演算され、２次バッファＡ、Ｂに交互に書き込まれる。 - 特許庁

In an initial state, a clock Φ1 is in a VCC level, a node (a) is in a (VCC-Vtn) level by a pre-charge means 102, a node (b) is in a ground level, and a node (c) is in a (NCC-2Vtn) level.例文帳に追加

初期状態では、クロックφ１はＶＣＣレベル、ノードａはプリチャージ手段１０２により（ＶＣＣ−Ｖｔｎ）レベル、ノードｂは接地レベル、ノードｃは（ＶＣＣ−２Ｖｔｎ）レベルにある。 - 特許庁

The integrated circuit device is provided with a video signal generation unit 157 which outputs the image data as a video signal, a clock signal creation unit 158 which creates a clock signal of a high clock frequency as a dummy video signal, a selector 159 which selects either of the video signal or the clock signal, and a setting means which makes the selector 159 select the clock signal output in a test mode.例文帳に追加

本発明の集積回路装置は、画データをビデオ信号として出力するビデオ信号生成部１５７と、クロック周波数の高いクロック信号をダミービデオ信号として生成するクロック信号生成部１５８と、前記ビデオ信号または前記クロック信号のいずれかを選択するセレクタ１５９と、テストモード時にセレクタ１５９に前記クロック信号の出力を選択させる設定手段と、を具備した。 - 特許庁

A memory interface circuit having a queuing buffer for queuing memory transactions comprises a determination means for determining increase or decrease of the frequency of a memory clock or memory interface clock according to whether or not the queuing state in the queuing buffer is a predetermined state, and a memory clock frequency updating means for increasing or decreasing the frequency of the memory clock or memory interface clock according to the determination of the determination means.例文帳に追加

メモリトランザクションをキューイングするキューイングバッファを備えたメモリインタフェース回路において、前記キューイングバッファにおけるキューイング状態が所定の状態であるか否かにより、メモリクロックまたはメモリインタフェースクロックの周波数の増減を判定する判定手段と、前記判定手段の判定に基づきメモリクロックまたはメモリインタフェースクロックの周波数を増減するメモリクロック周波数更新手段と、を備えることを特徴とする。 - 特許庁

A fast clock generating circuit, which generates fast clock signal of half a cycle of clock signal during normal operation and a fast data generation circuit, which generates fast scan data of half a cycle of scan data used for a scan path test are provided, and a scan path test is carried out by fast clock signal generated by a fast clock generation circuit and fast scan data generated in the fast data generation circuit.例文帳に追加

通常動作時のクロック信号の半分の周期の高速クロック信号を生成する高速クロック生成回路と、スキャンパステストに使用するスキャンデータの半分の周期の高速スキャンデータを生成する高速データ生成回路とを設け、高速クロック生成回路で生成した高速クロック信号および高速データ生成回路で生成した高速スキャンデータによってスキャンパステストを行うように構成したものである。 - 特許庁

Correspondences between a plurality of application programs APs executable by a CPU 1 and required throughputs are stored in advance in an application table AT, and correspondences between total required throughputs and clock frequencies are stored in advance in a clock frequency table CT.例文帳に追加

ＣＰＵ１にて実行する複数のアプリケーションプログラムＡＰと必要処理能力との対応をアプリケーションテーブルＡＴに予め記憶しておくと共に、合計必要処理能力とクロック周波数との対応をクロック周波数テーブルＣＴに予め記憶しておく。 - 特許庁

The clock-reproducing device reproduces a clock from a time stamp contained in a received packet and is provided with a counter means for performing count based on a reproduced clock; and a reproducing means for reproducing the clock, based on the difference between the time stamp contained in the received packet and a counted value of the counter means, when the packet is received wherein the packet is for measuring delays.例文帳に追加

クロック再生装置は、受信したパケットに含まれるタイムスタンプからクロックを再生するものであり、再生したクロックに基づきカウントを行うカウンタ手段と、受信したパケットに含まれるタイムスタンプと、該パケットを受信したときのカウンタ手段のカウント値との差に基づきクロックを再生する再生手段とを備えており、前記パケットは、遅延を測定するためのパケットである。 - 特許庁

The microcomputer includes: a timer pulse unit (103) capable of forming clock signals; a DMA controller (110) capable of performing DMA transfer of display data to the liquid crystal display; and a selector (105) capable of selectively transmitting a first clock signal for use in the DMA transfer, and a second clock signal for use in display on the liquid crystal display, to the clock input terminal of the liquid crystal display.例文帳に追加

クロック信号を形成可能なタイマパルスユニット（１０３）と、表示用データを液晶ディスプレイへＤＭＡ転送可能なＤＭＡコントローラ（１１０）と、上記ＤＭＡ転送に用いられる第１クロック信号と、上記液晶ディスプレイへの表示に用いられる第２クロック信号とを選択的に上記液晶ディスプレイのクロック入力端子へ伝達可能なセレクタ（１０５）とを設ける。 - 特許庁

A switch 29a controlled by a switch control part 30 which is controlled by a system control circuit 31 of an optical disk reproducing system is so controlled that it may selectively use a read clock generated in a read channel part 20 or a frequency divided clock of the read clock, which is generated by a frequency divider 28a, as the operation clock in the tracking error detection device.例文帳に追加

光ディスク再生システムのシステム制御回路３１によって制御されるスイッチ制御部３０が制御するスイッチ２９ａは、リードチャネル部２０において生成される読み出しクロック、もしくは分周器２８ａにより生成される読み出しクロックの分周クロックをトラッキング誤差検出装置における動作クロックとして、選択的に用いるように制御する構成とした。 - 特許庁

This electronic body thermometer includes an integration circuit connected in series to a thermistor and a capacitor, and a clock generator for generating a clock signal; measures the transient time period when there is a transition from the stationary state to the transient state in the integration circuit by counting the clock signals generated by the clock generator; and calculates a temperature value based on the measured transient time period.例文帳に追加

電子体温計は、サーミスタとコンデンサとが直列に接続された積分回路と、クロック信号を生成するクロック発生部とを有し、積分回路において定常状態から過渡状態に移行した際の過渡期間をクロック発生部が発生するクロック信号をカウントすることにより計測し、計測された前記過渡期間に基づいて温度値を算出する。 - 特許庁

The communication device 1 further includes a physical layer 4 that performs wireless communication and generates a second reference clock signal S2, and a timer correcting part 3b that corrects an error in the clocking in the super frame timer on the basis of the first reference clock signal S1 generated by the reference clock generator 2 and the second reference clock signal S2 generated by the physical layer 4.例文帳に追加

さらに、通信装置１は、無線通信を行うと共に、第２基準クロック信号Ｓ２を生成する物理層部４と、基準クロック生成部２により生成された第１基準クロック信号Ｓ１と、物理層部４により生成された第２基準クロック信号Ｓ２と、に基づいて、スーパーフレームタイマ部３ａの計時における誤差を補正するタイマ補正部３ｂと、を備える。 - 特許庁

A CPU 10 discriminates whether or not the communication quality by the radio communication is deteriorated from a prescribed level in clock control by a clock control program 12a and allows a clock selection circuit 14a in the frequency circuit 14 to select a frequency different from the present frequency when the CPU 10 discriminates that the quality is deteriorated from the prescribed level and the information processing unit is operated at the operating clock with the frequency.例文帳に追加

ＣＰＵ１０は、クロック制御プログラム１２ａによるクロック制御において、無線通信による通信品質が所定レベルより悪化したか否かを判別し、所定レベルより悪化したと判別された場合には現在と異なる周波数を周波数回路１４においてクロック選択回路１４ａにより選択させて、その周波数の動作クロックにより動作する。 - 特許庁

In some examples, the DCC circuit may generate a pulse in response to a falling edge of an input clock signal, delay the pulse based on a control voltage, adjust the falling edge of the input clock signal based on the delayed pulse to produce an output clock signal, and adjust the control voltage based on the difference between a duty cycle of the output clock signal and a desired duty cycle.例文帳に追加

幾つかの例では、ＤＣＣ回路は、入力クロック信号の立ち下がりに応答してパルスを発生し、そのパルスを制御電圧に基づいて遅延し、遅延したパルスに基づいて入力クロック信号の立ち下がりを調節して出力クロック信号を生成し、出力クロック信号のデューティ・サイクルと望ましいデューティ・サイクルとの間の差に基づいて制御電圧を調節する。 - 特許庁

Also, it is detected whether the state recorded in the flip-flop 11, 13 is a first selected state in which the other clock signal is made a non- selection state or a second state in which the other clock signal is made a selected state, and the detected state is recorded in flip-flop 12, 14 in synchronization with a corresponding clock signal.例文帳に追加

また、フリップフロップ１１および１３に記録されている状態が、他方のクロック信号が非選択状態になっている第１の選択状態か、または他方のクロック信号が選択状態になっている第２の選択状態の何れであるかが検出され、当該検出状態が対応するクロック信号に同期してフリップフロップ１２および１４に記録される。 - 特許庁

In delay buffers 15-1 to 15-3, delay clocks are generated and are sent to respective clock output terminals 16-1 to 16-3, wherein each of the delay clocks is generated based on a basic operation clock, which is sent from an oscillation cell 12 with a minute time delay against the basic operation clock.例文帳に追加

遅延バッファ１５−１〜１５−３において、発振セル１２から送られてきた基本動作クロックにもとづき、この基本動作クロックより微少な時間遅延した遅延クロックが生成され、クロック出力端子１６−１〜１６−３へ送られる。 - 特許庁

To stop a clock signal generation circuit simultaneously with turning the operation of an internal circuit to a stopped state, to quickly output a clock signal from the clock signal generation circuit when the circuit is restored to normal operation and to reduce power consumption when the circuit is in the stopped state.例文帳に追加

クロック信号発生回路を、内部回路の動作を停止状態にする時に同時に停止でき、通常動作に復帰する際にはクロック信号発生回路が短時間でクロック信号を出力できる、停止状態にある時の消費電力を削減する。 - 特許庁

A clock control unit 12 supplies a clock signal of a first frequency to the communication control unit 20 in a normal state, and supplies a clock signal of a second frequency to the communication control unit 20 upon receiving input of the power saving mode switching signal.例文帳に追加

クロック制御部１２は、通常の状態では、第１の周波数のクロック信号を通信制御部２０に供給しており、省電力モード切替信号の入力を受けると、第２の周波数のクロック信号を通信制御部２０に供給する。 - 特許庁

Also, a driving method of the semiconductor memory device includes a step for outputting a DLL clock in which an internal clock is delay-locked, a step for controlling data eye if data, and a step for outputting the data synchronizing with the input of the DLL clock.例文帳に追加

また、内部クロックが遅延ロックされたＤＬＬクロックを出力するステップと、データのデータアイを制御するステップと、前記データを前記ＤＬＬクロックの入力に同期して出力するステップとを含む半導体メモリ装置の駆動方法を提供する。 - 特許庁

On a ROM 11, a program including instructions for stopping the supply of clock signals from a clock generator 13 to a CPU 17 or from a clock generator 14 to a CPU 18 in addition to instructions that the CPU 17 or 18 processes is stored.例文帳に追加

ＲＯＭ１１には，ＣＰＵ１７または１８が処理する命令に加えて，クロック発生器１３からＣＰＵ１７への，または，クロック発生器１４からＣＰＵ１８への各クロック信号の供給を停止する命令を含んだプログラムが記憶されている。 - 特許庁

In addition, the reception means includes a signal extraction means for extracting the clock signal from the received reception signal, and also for frequency-demodulating the extracted clock signal, thereby extracting the transmission signal used for modulation of the clock signal.例文帳に追加

さらに、上記受信手段は受信した受信信号からクロック信号を抽出すると共に、上記抽出したクロック信号を周波数復調し、当該クロック信号の変調に用いられた送信信号を抽出する信号抽出手段を備えている。 - 特許庁

A second clock signal ϕ2, which is transmitted to a non- complementary type charge-pump circuit 4 included in a voltage transformation circuit, is produced by dividing the frequency of a 1st clock signal, supplied by a clock supply circuit 21, by a frequency-dividing circuit 22.例文帳に追加

非相補型のチャージポンプ回路４を有する電圧変換回路に対し、チャージポンプ回路４へ伝達される第２のクロック信号φ２は、クロック供給回路２１から供給される第１のクロック信号を分周回路２２により分周して生成する。 - 特許庁

A PLL circuit 100 outputs a clock signal CLK and a frequency division signal CKd in response to a reference clock signal CKf, a counter A counts the reference clock signals CKf, and a counter B counts the frequency division signal CKd from the PLL circuit.例文帳に追加

基準クロック信号ＣＫｆに応じて、ＰＬＬ回路１００は所定の周波数を持つクロック信号ＣＬＫと分周信号ＣＫｄを出力し、カウンタＡは基準クロック信号ＣＫｆをカウントし、カウンタＢはＰＬＬ回路からの分周信号ＣＫｄをカウントする。 - 特許庁

A semiconductor integrated circuit chip is divided into several areas, and wide wiring and an adjacent wiring channel are shielded while making a clock signal from a clock source pin to the last stage clock amplifier in each of the areas go through an amplifier on the way so as to be the fastest delay.例文帳に追加

また、半導体集積回路チップをいくつかの領域に分割し、クロックソースピンから各領域内の最終段クロックアンプまでのクロック信号を、最速ディレイとなるように途中にアンプを経由し、幅広配線及び隣接配線チャネルをシールドする。 - 特許庁

To provide a servo information write-in device capable of normally recording servo information even if consecutive write of a recording start part of a reference clock by clock head to a recording end part is deviated a little, and the duty of the reference clock is partially uneven.例文帳に追加

クロックヘッドによる参照クロックの記録開始部位と記録終了部位との書き継ぎが多少ずれていて、参照クロックのデューティーが部分的に不均一であっても正常にサーボ情報の記録が行えるサーボ情報書き込み装置を提供する。 - 特許庁

A delay control circuit 140 delays the first clock signal within the range of phase margin of the identification circuit 130 set in advance and controls the state of phase deviation between the data signal and the second clock signal, by making the second clock signal delay.例文帳に追加

遅延制御部１４０は、あらかじめ設定された識別回路１３０の位相余裕の範囲内で第１クロック信号を遅延させるとともに、第２クロック信号を遅延させることでデータ信号と第２クロック信号の位相ずれの状態を制御する。 - 特許庁

The synchronous semiconductor integrated circuit device receiving an external clock signal ext.CLK in a testing operation mode executes a writing operation and a reading operation under the control of an internal clock regulator 200 for generating an internal clock signal int.CLK having a high frequency.例文帳に追加

同期型半導体記憶装置１０００は、テスト動作モードにおいて、外部クロック信号ｅｘｔ．ＣＬＫを受けて、周波数の高い内部クロック信号ｉｎｔ．ＣＬＫを生成する内部クロック調整回路２００に制御されて、書込み動作および読出動作を行う。 - 特許庁

The time digital converter 13 detects the phase difference between the reference clock signal REF and the low frequency clock signal CLKA in accuracy of a time period shorter than the period of the high frequency clock signal CLKB, after the output of the counter 16 enters into a predetermined range.例文帳に追加

時間デジタル変換器１３は、カウンタ１６の出力が所定範囲になってから、参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの位相差を、高周波クロック信号ＣＬＫＢの周期よりも短い時間の精度で検出する。 - 特許庁

To provide an electronic clock for automatically changing modes and for improving the operability and working efficiency, after data are outputted intermittently as in rate measurement, and to provide a control method of the electronic clock, a control program of the electronic clock, and a recording medium.例文帳に追加

歩度測定のような間欠的にデータを出力した後に、自動的にモード変更を行うことができ、その操作、作業性を向上できる電子時計、この電子時計の制御方法、この電子時計の制御プログラムおよび記録媒体を提供する。 - 特許庁

To provide a clock generating circuit, a power supply system and a delay time adjustment unit which reduce radiation noise, for example, according to a radio wave situation in order to control delay time for delaying rising of one clock signal to the other clock signal.例文帳に追加

一方のクロック信号に対して他方のクロック信号の立ち上がりを遅延させる遅延時間を制御するため、例えば電波状況に応じて、輻射ノイズの低下を図るクロック生成回路、電源供給システム及び遅延時間調整部を提供すること。 - 特許庁

A correction section 36 provided in the other transceiver 4 makes the frequency of the clock signal of the other transceiver 4 coincide with that of the clock signal of the predetermined transceiver 4 based on the clock-signal adjusting signal received via the network 2.例文帳に追加

他の送受信装置４に設けられた補正部３６が、ネットワーク２を介して受信したクロック信号調整用信号によって、予め定められた送受信装置４のクロック信号に他の送受信装置４のクロック信号の周波数を一致させる。 - 特許庁

In the case of a loading or unloading state, fixed data are replaced with reproduced digital data from a reproduction circuit 3 and the replaced data are given to the signal processing circuit 4 and also a reproduction clock from a reproduction circuit 3 is replaced with a recording clock and the recording clock is given to the signal processing circuit 4.例文帳に追加

ローディング時、アンローディング時には、再生回路３からの再生ディジタルデータを固定のデータに切り替えて信号処理回路４に与えるとともに、再生回路３からの再生クロックを記録クロックに切り替えて信号処理回路４に与えるようにしている。 - 特許庁

In a synchronous semiconductor memory device operated synchronizing with a clock, the element receives a command via at least one input pin synchronizing with a first edge 26 of the clock, and receives an address via the input pin synchronizing with a second edge 28 of the clock.例文帳に追加

クロックに同期して動作する同期式半導体メモリ素子において、前記クロックの第１エッジ２６に同期して、少なくとも一つの入力ピンを介してコマンドを受信し、前記クロックの第２エッジ２８に同期して、前記入力ピンを介してアドレスを受信する。 - 特許庁

To provide a clock extraction circuit which blocks small pulses from appearing in the prior art, due to a transmit side clock being delayed from a receive side clock, thereby increasing the resistance with respect to the difference between transmission and reception frequencies.例文帳に追加

送信側クロックが受信側クロックよりも遅い場合に従来発生していた小さなパルスの発生を阻止することができ、したがって、送受信の周波数の差に対する耐性を増すことができるクロック抽出回路を提供することを目的とするものである。 - 特許庁

A DMA controller 6 is used to read clock data (eight-bit characters for seven-segment type LCD) in response to interrupt from a clock information generating circuit 5 without intervening by a CPU 1, and the clock data is transferred to an LCD display register 8 without intervening by the CPU 1.例文帳に追加

ＤＭＡコントローラ６を使用して、ＣＰＵ１を介さずに時計情報生成回路５からの割り込みを受けて時計データ（７セグメント・タイプＬＣＤ用の８ビット・キャラクタ）を読み取り、その時計データを、ＣＰＵ１を介さずにＬＣＤ表示レジスタ８に転送する。 - 特許庁

A clock signal switching device selects an outputted clock signal (CLKA or CLKB) based on a selected signal SEL, but, since the switching timing is controlled by a handshake signal (SELA or SELB) synchronized to each clock signal, the selection is not interrupted in the course of a pulse.例文帳に追加

選択信号ＳＥＬによって、出力されるクロック信号（ＣＬＫＡ、ＣＬＫＢ）を選択するが、各クロック信号に同期したハンドシェイク信号（ＳＥＬＡ、ＳＥＬＢ）によって切り換えのタイミングをコントロールするので、パルスの途中で寸断されることがない。 - 特許庁

To provide a clock generating circuit for transmitting a clock signal to a flip-flop circuit simultaneously with the transmission of data to each flip-flop circuit in an order circuit wherein the data and the clock signal are successively transmitted to a plurality of flip-flop circuits.例文帳に追加

データとクロック信号が複数段のフリップフロップ回路を順次伝達していく順序回路において、データが各フリップフロップ回路を伝達していくのと同時にクロック信号を当該フリップフロップ回路に伝達させることを可能にするクロック発生回路を提供する。 - 特許庁

When the busy state of the memory is detected by the busy detection part after the write command is issued, the clock output control part stops the supply of the transfer clock to the memory only in a predetermined first designated period, and thereafter starts the supply of the transfer clock.例文帳に追加

ライトコマンド発行後に前記ビジー検出部により前記メモリのビジー状態が検出されたとき、クロック出力制御部が、所与の第１の指定期間だけ前記メモリに対して前記転送クロックの供給を停止し、その後該転送クロックの供給を開始する。 - 特許庁

The automation system includes: clock time detecting means (120-124) assigned to respective data processing levels and to detect the clock times of the partial systems in each data processing level; and a means for performing the comparison and temporal association of the clock times obtained for each data processing level.例文帳に追加

各データ処理レベルに割当てられ各データ処理レベルにおける部分システムのクロックタイムを検出するためのクロックタイム検出手段（１２０〜１２４）と、各データ処理レベル毎に求められたクロックタイムの比較と時間的関係付けを行うための手段とを設ける。 - 特許庁

A frequency calculation part 14 calculates a clock frequency from a remaining data amount remaining in a bit stream memory 10, while a clock-power source voltage control unit 16 sets a clock of the frequency and power source voltage corresponding to the frequency and drives an entropy decode part 11.例文帳に追加

周波数計算部１４は、ビットストリームメモリ１０に残っているデータの残量から、クロック周波数を計算し、クロック・電源電圧制御部１６がその周波数のクロックと、その周波数に対応する電源電圧を設定して、エントロピーデコード部１１を駆動する。 - 特許庁

First and second preprocessing flip-flop FF1a and FF1b latch a C/A signal (CAint) inputted in a register 40a with a clock (0.5WCLKint) having a frequency of a half of that of an external clock signal WCLK and its inversion clock.例文帳に追加

第１及び第２の前処理フリップフロップＦＦ１ａ及びＦＦ１ｂは、レジスタ４０ａに入力されたＣ／Ａ信号（ＣＡｉｎｔ）を、外部クロック信号ＷＣＬＫの１／２の周波数を有するクロック（０．５ＷＣＬＫｉｎｔ）及びその反転クロックで、ラッチする。 - 特許庁

The synchronizing signal 105 is supplied to the respective modules 110, (110), 112, a gated clock signal 624 is generated from the synchronizing signal and the clock signal of the module in the respective modules and timing is matched with other clock signals with different frequencies by the signal 624.例文帳に追加

同期信号１０５を各モジュール１１０，１１１，１１２に供給し、各モジュール内で同期信号とモジュールのクロック信号とからゲーティッドクロック信号６２４を生成し、この信号６２４により他の異周波数のクロック信号とタイミングを合わせるものである。 - 特許庁

In the imaging apparatus of this invention, a clock generator 10 has an oscillation source 11 of a timing generator 7, a frequency clock from the oscillation source 11 is outputted to the timing generator 7 and the clock frequency outputted to the timing generator 7 can be changed.例文帳に追加

この発明は、クロックジェネレータ１０は、タイミングジェネレータ７の発振源１１を持ち、この発振源１１の周波数のクロックをタイミングジェネレータ７へ出力し、且つ、タイミングジェネレータ７へ出力するクロックの周波数を変えられる構成としたものである。 - 特許庁

A clock error correction part 22 corrects the clock error a1 for the carrier symbol, a symbol addition part 18-3 synchronously adds SP signals in the carrier symbol after the correction of the clock error a1, and an SP extraction part 20-2 extracts the SP signal from the synchronous addition result.例文帳に追加

クロック誤差補正部２２は、キャリアシンボルに対してクロック誤差ａ１を補正し、シンボル加算部１８−３は、クロック誤差ａ１補正後のキャリアシンボルにおけるＳＰ信号を同期加算し、ＳＰ抽出部２０−２は、この同期加算結果からＳＰ信号を抽出する。 - 特許庁

When a judging section 216 judges the type of a print sheet being exposed, a clock signal generating section 214 generates a clock signal having a frequency stored in the clock frequency storing section 223 with regard to a print sheet of the type judged at the judging section 216.例文帳に追加

判別部２１６が露光される印画紙の種類を判別すると、クロック信号生成部２１４が、判別部２１６で判別された種類の印画紙に関してクロック周波数記憶部２２３に記憶された周波数を有するクロック信号を生成する。 - 特許庁

To reduce a radiation noise level by controlling a spread spectrum clock and to prevent deterioration in image quality that appears on an image as the side effect of the spread spectrum clock, when reading an image signal by means of a photoelectric conversion means using a spectrum-spreaded reference clock.例文帳に追加

周波数拡散された基準クロックを用い、光電変換手段で画像信号を読取るに際し、周波数拡散クロックを制御し放射ノイズレベルを低減させ、かつ周波数拡散クロックの副作用として画像に現れる画質の低下を防止する。 - 特許庁