「Clock In」に関連した英語例文の一覧と使い方(48ページ目) - Weblio英語例文検索

The semiconductor integrated circuit including logic circuits (11 to 13) operating in synchronization with mutually different clock signals, respectively, includes a clock supply part (14A) and a control part (15A).例文帳に追加

互いに異なるクロック信号にそれぞれ同期して動作する論理回路（１１〜１３）を備えた半導体集積回路は、クロック供給部（１４Ａ）と、制御部（１５Ａ）とを備えている。 - 特許庁

At such a time, Bob 200 detects a phase difference between the output clock signal 304 and a returned clock signal 305 returned from Bob 200 in a phase detector 303.例文帳に追加

この時、ボブ２００では出力クロック信号３０４とボブ２００から折り返し帰ってきた折り返しクロック信号３０５との位相差を位相検出器３０３において検出する。 - 特許庁

In order to operate a gated clock designed logic circuit correctly as specified, a timing restriction imposed to an enable logic for controlling clock signal supply must be satisfied.例文帳に追加

ゲーテッドクロック設計された論理回路が仕様通り正しく動作するためには、クロック信号の供給を制御するイネーブル論理に課されるタイミング制約を満たすことが必要である。 - 特許庁

The control circuit 30 increases the amplitude of the first clock signal CLK to set the activating circuit 20 in the conductive state ny using a second clock signal CLKb whose amplitude is increased.例文帳に追加

制御回路３０は、第１クロック信号ＣＬＫを高振幅化し、その高振幅化した第２クロック信号ＣＬＫｂを用いて活性化回路２０を導通状態に設定する。 - 特許庁

External synchronization oscillators 52, 62 receive the synchronization clock signals CK1, CK2 from the outside and generate external synchronization cycle signals CT_-EXT/CTP_-EXT, BCT_-EXT which are in synchronization with the clock signal CK1.例文帳に追加

外部同期発振器（５２、６２）は、外部からの同期クロック信号（ＣＫ１、ＣＫ２）を受け、クロック信号ＣＫ１と同期した外部同期周期信号（ＣＴ＿ＥＸＴ／ＣＴＰ＿ＥＸＴ、ＢＣＴ＿ＥＸＴ）を生成する。 - 特許庁

In this data processor, a video input processing section operates by a clock ckv synchronous with an input video data and an audio input processing section operates by a clock cka synchronous with an input audio data.例文帳に追加

入力ビデオデータと同期したクロックｃｋｖによってビデオ入力処理部が動作し、入力オーディオデータと同期したクロックｃｋａによってオーディオ入力処理部が動作する。 - 特許庁

This prevents high frequency noise by clock from mixing into the image signals, as the clock CLK does not rise nor fall in a timing of sampling of the image signals.例文帳に追加

これにより、画像信号がサンプリングされるタイミングでは、クロックＣＬＫは立上り又は立下ることはなく、クロックによる高周波ノイズが画像信号に混入することを防止することができる。 - 特許庁

To provide a technology that reproduces a clock, accurately secures and maintains symbol timing even when a synchronous word cannot be detected in reproducing the symbol clock on the basis of a digital modulation signal.例文帳に追加

デジタル変調信号に基づき、シンボルクロックを再生するに際し、同期ワードが検出できない場合にも、クロックを再生し、シンボルタイミングを正確に確保、維持する技術を提供する。 - 特許庁

Whenever a clock signal frequency modulated by the FM modulator 72 is inputted, a random number counter 73 repeatedly counts the number of the inputted clock signals in a prescribed range.例文帳に追加

乱数カウンタ７３は、ＦＭ変調器７２によって周波数変調されたクロック信号が入力する度にその入力するクロック信号の数を所定の範囲内で繰り返し計数する。 - 特許庁

During each clock cycle, an encoder processes multiple bits and generates outputs consistent with those generated sequentially over multiple clock cycles in a conventional convolutional encoder.例文帳に追加

各クロックサイクル中、符号器は複数ビットを処理し、従来の畳込み符号器における複数クロックサイクルにわたり順次生成される出力と整合性のある出力を生成する。 - 特許庁

To obtain a semiconductor integrated circuit device incorporating a clock source in which a ceramic oscillator is formed of piezoelectric ceramics and a clock is supplied to a semiconductor integrated circuit element from a ceramic package itself.例文帳に追加

クロック源内蔵型半導体集積回路デバイスにおいて、圧電体セラミックス化してセラミック振動子を形成し、半導体集積回路素子にセラミックパッケージ自身からクロック供給する。 - 特許庁

In the audio/video decoder 10, a system clock regenerating circuit 102 regenerates a system clock based on a time reference PCR obtained from a multiplex stream at a multiplex stream demultiplexer circuit 100.例文帳に追加

オーディオ・ビデオ復号装置10は、システムクロック再生回路102 が多重ストリーム分離回路100 にて多重ストリームから検出された時刻基準参照値PCR に基づいてシステムクロックを再生する。 - 特許庁

In the synchronous communication, the second lens side terminal performs data communication based on a clock signal, with a signal received via the first lens side terminal defined as the clock signal.例文帳に追加

同期通信時において、前記第１のレンズ側端子を介して受信した信号をクロック信号として、このクロック信号に基づいて前記第２のレンズ側端子でデータ通信する。 - 特許庁

When the clock slave receives the 2nd timing cell, the clock slave acquires its receiving time and calculates transmission delay, on the basis of the receiving time and timing information included in the timing cell.例文帳に追加

クロックスレーブは、第２のタイミングセルを受け取るとその受け取り時刻を取得し、その受け取り時刻とタイミングセルに含まれるタイミング情報とに基づいて、伝送遅延を算出する。 - 特許庁

According to variation in the value, a sampling frequency of the transmission side is estimated and the DSP decoder 4 decodes the data by a clock CK1 generated by a clock generator 3 and outputs the result.例文帳に追加

この値の変化に基づき、送信側のサンプリング周波数を推定し、クロック発生器３で発生したクロックＣＫ１を用いてＤＳＰデコーダ４にてデコード処理を行い出力する。 - 特許庁

In the case of generating a sampling clock of an analog/digital (A/D) converter 5 for digitizing a reproducing signal from the optical disk medium 1, an over sampling clock 12 generated by the PLL 100 is used.例文帳に追加

光ディスク媒体１の再生信号をデジタル化するアナログ・デジタルコンバータ５のサンプリングクロックを生成する際、ＰＬＬ１００により発生したオーバーサンプリングクロック１２を使用する。 - 特許庁

To obtain a clock extracting circuit to extract a stable clock even when duty ratio of an input signal is degraded in an optical receiver to be used for optical communication of data communication equipment.例文帳に追加

データ通信装置の光通信に使用される光受信器において、入力信号のデューティー比が劣化したときも、安定したクロックを抽出するクロック抽出回路を提供する。 - 特許庁

Preferably, the initial value of a shift register 24 is started from a state that the delay amount is intermediate in the case of a high-speed clock, and it is started from a state that the delay amount is minimum in the case of a low speed clock.例文帳に追加

好ましくはシフトレジスタ２４の初期値を高速クロックの場合は遅延量が中間となる状態から開始し、低速クロックの場合は一番遅延量が少ない状態から開始するようにする。 - 特許庁

In addition, the pressure transducer is provided with a serial data/ address signal line 14 and a serial clock signal line 15 to transfer the correction data of read-only memory, and an address signal and data signal of the memory are serially transferred in synchronization with a clock signal.例文帳に追加

また、読出し専用メモリの補正データを転送するシリアルデータ／アドレス信号線１４とシリアルクロック信号線１５を備え、メモリのアドレス信号及びデータ信号をクロック信号に同期させて直列に転送する。 - 特許庁

To prevent punch-through, etc., of data due to skews between phases and to perform a test in a small hardware overhead without using a clock dedicated for the test in the production test for a logical circuit controlled by a clock of a plurality of phases.例文帳に追加

複数の相のクロックで制御される論理回路の製造テストにおいて、テスト専用のクロックを用いずに、相間のスキューによるデータの突き抜け等を防止でき、ハードウェアオーバヘッドの小さいテストを可能にする。 - 特許庁

In this non-display period, the supply of the clock signal from a clock signal generation section 3 for driving the driver section 2 in particular is stopped and the operation is so performed as to reduce the electric power to be consumed during this time.例文帳に追加

この無表示期間においては、特にドライバ部２を駆動するクロック信号発生部３からのクロック信号の供給が停止され、この間において消費される電力を低減させるように動作する。 - 特許庁

The clock master performs a switching request to a mobile station in a slave mode (S52) when its own station satisfies a condition of master switching request transmission, e.g. a decrease in capability as a clock master or the like (S51).例文帳に追加

クロックマスタは、自局が例えばクロックマスタとしての能力が低下する等のクロックマスタ切替要求送信の条件を満たしたときに（Ｓ５１）、スレーブモードの移動局に対して切替要求を行う（Ｓ５２）。 - 特許庁

To resolve the problem that a state that a common bus is not accessed by any bus master is reduced and an effect of clock gating is small in the case that a clock gating technology of busses is introduced in a computer system provided with a plurality of processors.例文帳に追加

複数のプロセッサを備えた計算機システムにおいて、バスのクロックゲーティング技術を導入した場合、どのバスマスタからも、共通バスがアクセスされてない状態は少なく、クロックゲーティングの効果が薄いこと。 - 特許庁

A scan latch unit is inserted (step st2) in logic design processing for designing a logic circuit on the latch base (step st1), and next, a clock gate for generating a gated clock in the logic circuit is searched (step st3).例文帳に追加

ラッチベースで論理回路を設計する論理設計処理（ステップｓｔ１）において、スキャンラッチユニットを挿入し（ステップｓｔ２）、次に、論理回路内のゲーティッドクロックを生成するクロックゲートを探索する（ステップｓｔ３）。 - 特許庁

The shift register is made into blocks by a plurality of flip-flops and clock buffers, and a plurality of basic cells which are arranged so that a clock signal is supplied in the reverse direction to a flow of data are arranged in series.例文帳に追加

複数のフリップフロップとクロックバッファでブロック化し、データの流れと反対方向からクロック信号を供給するように配置した基本セルを複数個直列に配置するシフトレジスタにする事を特徴としている。 - 特許庁

A frequency switch circuit 65 supplies the clock of the frequency fcx to a counter circuit 59 in an X coordinate detection period Tx (scanning speed is large) and the clock of the frequency fcy in a Y coordinate detection period Tdy (scanning speed is small).例文帳に追加

周波数切替回路６５は、Ｘ座標検出期間Ｔx(走査速度大)には周波数ｆcxのクロックを、Ｙ座標検出期間Ｔdy(走査速度小)には周波数ｆcyのクロックをカウンタ回路５９に供給する。 - 特許庁

To provide a semiconductor integrated circuit with a built-in clock generation circuit and an electronic component for clock generation (SSCG module) in which noise generation is reduced and malfunctions of peripheral circuits and the electronic component or the like can be decreased.例文帳に追加

ノイズの発生が少なく周辺回路や電子部品の誤動作を減少させることができるクロック生成回路を内蔵した半導体集積回路およびクロック生成用電子部品（ＳＳＣＧモジュール）を提供する。 - 特許庁

To provide an air conditioner capable of easily performing warm-up timer operation even in an air conditioner provided with: an indoor unit in which an indoor controller does not have a clock function; and a wired remote controller which has a clock function.例文帳に追加

室内コントローラが時計機能を持たない室内機と、時計機能を持っているワイヤードリモコンとを備えた空気調和機においても、簡易にウォームアップタイマ運転できる空気調和機を提供することを目的とする。 - 特許庁

The digital equipment captures the read data transferred from the memory card in synchronism with the first clock signals supplied from the memory card, and transfers the write data to the memory card in synchronism with the second clock signals generated from itself.例文帳に追加

デジタル機器はメモリカードから供給された第１クロック信号に同期してメモリカードから転送された読出データを捕獲し、自身から発生された第２クロック信号に同期して書込データをメモリカードに転送する。 - 特許庁

An output clock signal 217 that is output from a conventional PLL circuit 201 is monitored with a clock signal of a high-stability fixed oscillator 223, and the monitor result is written in a memory 228 in sequence.例文帳に追加

通常のＰＬＬ回路２０１から出力される出力クロック信号２１７は高安定度固定発振器２２３のクロック信号によってモニタされており、その結果はメモリ２２８に順次書き込まれている。 - 特許庁

The video signals from the S/P circuit are written in the FIFO memories according to the writing clock signal, the video signals are read in the P/S circuit according to the read clock signals and outputted as SDTV serial digital signals.例文帳に追加

ＦＩＦＯメモリにＳ／Ｐ回路からの映像信号を書込みクロック信号に従って書込み、読出しクロック信号に従って映像信号をＰ／Ｓ回路に読出し、ＳＤＴＶシリアルデジタル信号として出力する。 - 特許庁

In an optical scanning system 100, a photosensitive drum 101 undergoes main scanning concurrently by a plurality of laser beams, and then an image clock generation section 110 generates a pixel clock in synchronism with the main scanning.例文帳に追加

光学走査系１００では複数本のレーザビームで感光体１０１に対し同時に複数ラインの主走査が行われ、この主走査に同期した１本の画素クロックが画素クロック発生部１１０で生成される。 - 特許庁

Thus, clock signals having a fixed polarity are inputted to a liquid crystal display device while eliminating the operations normally required for a conventional method in which clock signal polarities are switched in accordance with the scanning direction by the controller IC.例文帳に追加

これにより従来と比較して、コントローラＩＣにて走査方向別にクロック信号極性を切替えていた動作をやめて、液晶表示装置に対して固定極性のクロック信号入力が可能となる。 - 特許庁

To provide a semiconductor storage for securing controlling data output in the semiconductor storage for collectively taking in commands and the like using an internal clock signal that is obtained by dividing an external clock signal.例文帳に追加

外部クロック信号を分周して得た内部クロック信号にてコマンド等を一括して取り込む半導体記憶装置において、データ出力の制御を確実に行うことのできる半導体記憶装置を提供する。 - 特許庁

The analog interface part 6 converts an analog audio signal sent from a telephone set 7 into a digital audio signal and stores it in a transmitting buffer 53 in the timing when the transmitting clock is output from the clock part 8.例文帳に追加

アナログインタフェース部６は、クロック部８から送信クロックが出力されるタイミングにあわせて、電話機７から送出されるアナログ音声信号をデジタル音声信号に変換して、送信バッファ５３に記憶させる。 - 特許庁

A fetch pulse generating means 1 generates a fetch pulse in synchronism with a clock signal, and in order to differentiate the phase, one clock period is delayed behind that fetch pulse to generate a new fetch pulse.例文帳に追加

フェッチパルス生成手段１においてクロックに同期させてフェッチパルスを生成し、位相を異ならせるために、その生成したフェッチパルスに対してクロックで１周期遅らせることにより、新たなフェッチパルスを生成する。 - 特許庁

To provide a device for reducing power consumption as a result by supplying the clock of an absolute minimum frequency in an operation state not requiring a high frequency clock in a disk controller.例文帳に追加

ディスクコントローラにおいて、高い周波数クロックを必要としない動作状態では、必要最低限の周波数のクロックを供給するようにして、結果的に消費電力の低減化を実現することにある。 - 特許庁

To provide a communication device appropriately issuing an evacuation instruction when receiving an emergency earthquake announcement even in the state where the accuracy of an internal clock can not be guaranteed or even in the state where the internal clock is stopped.例文帳に追加

内部時計の精度が保証できない状態、或いは内部時計が停止している状態であっても、緊急地震速報受信時に適切な避難指示を行うことができる通信装置を提供する。 - 特許庁

A deterioration clock waveform is rectified on a full-wave basis to avoid cancellation of voltage information in the first half and second half cycles of the clock, and negative information in a half cycle is converted into positive information and used to make efficiency of decision making high.例文帳に追加

劣化クロック波形を全波整流し、クロックの前半周期と後半周期の電圧情報の相殺を避けるとともに、負の半周期の情報を正に変換し利用して、判別の高効率化を図る。 - 特許庁

To precisely correct the main scanning magnitude of a light beam even when the write-in clock of a light beam is controlled on the basis of counted number of a clock obtained by measuring at two points in a region where a variable phase control is unapplicable.例文帳に追加

位相可変制御を適用できない領域で２点間計測して得たクロックのカウント数に基づいて光ビームの書込みクロックを制御しても、光ビームの主走査倍率を精密に補正できるようにする。 - 特許庁

Upon the receipt of a time update interruption signal from an RTC (Real Time Clock) 111, an application CPU102 in a sleep state in a suspend mode is started at a low frequency clock to display a present time after update on a sub LCD19b.例文帳に追加

サスペンドモードでスリープ状態のアプリケーションＣＰＵ１０２がＲＴＣ１１１から時刻更新割込信号を受信すると、低クロックで起動して更新後の現在時刻をサブＬＣＤ１９ｂに表示する。 - 特許庁

To prevent malfunction due to noise, etc., without causing increase of a circuit scale in a clock control circuit for realizing low power consumption by stopping a system clock together with source oscillation in a standby state.例文帳に追加

待機状態においてシステムのクロックを源発振ごと停止させて低消費電力化を実現するためのクロック制御回路において、回路規模の増大を招くことなく、ノイズ等による誤動作を防止する。 - 特許庁

A reference clock is inputted to an IC 1 to be tested from a reference clock oscillator 2, and an output signal having a minutely deviated frequency is converted into binary digital output data by a digitizer 3 and memorized in A region in a memory 4.例文帳に追加

基準クロック発振器２から基準クロックを被試験ＩＣ１に入力し、周波数が微少に偏移した出力信号をデジタイザ３で２値のデジタル出力データへ変換し、メモリ４のＡ領域へ記憶する。 - 特許庁

A multiplier circuit in an inverter drive pulse generation part 23 multiplies the base clock signal and generated drive pulse signals VG1-Vg4 for driving transistors 17-20 of an inverter 3 in accordance with the multiplied clock signal.例文帳に追加

インバータ駆動パルス生成部２３内の逓倍回路は、ベースクロック信号を逓倍し、その逓倍クロック信号に応じてインバータ３の各トランジスタ１７〜２０を駆動するための駆動パルス信号ＶＧ１〜ＶＧ４を生成する。 - 特許庁

An RTC (Real Time Clock) circuit 19 of the bar code scanner counts a clock signal from a Base circuit 17 operating in the sleep mode and the operation mode to generate prescribed timing, and requests an interrupt for system timer measurement in the timing.例文帳に追加

バーコードスキャナのＲＴＣ回路１９は、スリープモード及び運転モードで動作するBase回路１７からのクロック信号をカウントして所定のタイミングを生成し、このタイミングでシステムタイマ計測用の割り込みを要求する。 - 特許庁