「MEMORY RESET」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

The semiconductor device having the word line reset to a negative level when it is not selected is provided with the sequence circuit (23, 24, 26) that clamps the word line to a prescribed level until a prescribed power supply voltage applied to a memory cell connected to the word line reaches the prescribed level.例文帳に追加

非選択時に負電位にリセットされるワード線を有する半導体装置において、電源起動時、ワード線に接続されるメモリセルに供給する所定の電源電圧が所定の電位に達するまでは、ワード線を所定電位にクランプするシーケンス回路（２３、２４、２６）を具備する。 - 特許庁

To provide a small-scale read/reset system reading information stored in a prescribed address and resetting a storage region of the address, when using a random access memory as a status register for storing an alarm of a monitored device and status information.例文帳に追加

監視対象の装置のアラームやステータス情報を格納するステータス・レジスタとしてランダム・アクセス・メモリを使用する場合に、特定のアドレスに格納されている情報を読み出した後に当該アドレスの記憶領域をリセットするリード・リセット方式を小規模で提供する。 - 特許庁

When a predetermined abort or system reset occurs, the built-in memory is set to a write-protect state, and the data and the initiator identification numbers stored in the write-protected built-in memory are output through a serial data line to the outside, to specify problem occurrence conditions and analyze the problem.例文帳に追加

そして、所定のアボート、或いはシステムリセットが発生した際に、上記内蔵メモリをライトプロテクト状態とし、このライトプロテクト状態とされた内蔵メモリに記憶されている上記データ及び上記イニシエータ識別番号を、シリアルデータラインを介して外部に出力して問題発生条件の特定及び問題解析を行う。 - 特許庁

In a processor 101 on the side assuring a store sequence, when store access 127 started after a store sequence assurance request 133 is reflected in a shared memory 120, a sequence assurance flag 136 is set, and when store access 125 before the request 133 is reflected in the memory 120 or in the cache 124 of another processor 102, it is reset.例文帳に追加

ストア順序を保証する側のプロセッサ１０１において、ストア順序保証リクエスト１３３以降に開始したストアアクセス１２７が共有メモリ１２０に反映されると順序保証フラグ１３６がセットされ、該リクエスト１３３以前のストアアクセス１２５が共有メモリ１２０および他プロセッサ１０２のキャッシュ１２４に反映されるとリセットされる。 - 特許庁

To suppress the increase of power consumption as much as possible even when a word line is set to a negative potential to rest a word line, in a semiconductor device having a function performing reset operation by driving a word line connected to a memory cell to restore a memory cell in a cell array from an activation state to a standby state.例文帳に追加

セルアレイ内のメモリセルを活性化状態からスタンバイ状態に復帰させるために、メモリセルに接続されたワード線を駆動してリセット動作を行う機能を有する半導体装置に関し、ワード線をリセットするためにワード線をマイナス電位に設定する場合でも、消費電力の増加を極力抑えることを目的とする。 - 特許庁

It is preferrable to provide a reset switch 1 for erasing information stored in the storage means, a memory lamp 3 for displaying the receiving state of the printing information from the computer and a memory lamp lighting button 9 for confirming the situation of the connector 100 through the lamp 3.例文帳に追加

記憶手段に記憶されている情報を消去するためのリセットスイッチ１を備えること、及びコンピュータからの印刷情報の受信状態を表示するメモリランプ３と、メモリランプ３を介してプリンタコネクタ１００の状況を確認するためのメモリランプ点灯ボタン９とを備えることが好適である。 - 特許庁

Reset signals to be input to the nonvolatile memory are sent by gathering them for each one bit, each one word and each number of optionally predetermined bits, and periodically sent them as one unit, and even though the storage information of the nonvolatile memory is changed due to the momentary break, α rays, etc., the normal operation is recovered without input signals from the outside.例文帳に追加

不揮発性メモリーに入力するリセットを１ビット毎、１ワード毎、任意の所定のビット数毎にまとめて送り、それを一単位として周期的に送り、瞬断、α線等によって不揮発性メモリーの記憶情報が変化しても、外部からの入力信号なしに正常動作に復帰する。 - 特許庁

When the memory package 2 is disconnected, the disconnected state is detected, and the reset side of the latching relay 3 in the control circuit 1 is driven by a battery by an one shot circuit 4 to be operated by the battery for driving the relay in a fixed time so that the latch of the DC/DC converter 5 in the memory package 2 to the ON state can be released.例文帳に追加

メモリパッケージ２の接続が未接続となった場合、未接続状態を検知し、一定期間リレーを駆動するためにバッテリで動作するワンショット回路４によって、バッテリで制御回路１内のラッチングリレー３のリセット側を駆動することで、メモリパッケージ２内のＤＣ−ＤＣコンバータ５のＯＮ状態へのラッチを解除する。 - 特許庁

The semiconductor memory device includes a buffer section which generates a wordline drive signal for enabling the wordline of a memory cell in response to a row address signal and a driver section which generates a wordline reset signal for disabling the wordline in response to the row address signal, a mode register wordline signal and a refresh wordline signal.例文帳に追加

本発明の半導体メモリ装置は、ロウアドレス信号に応答してメモリセルのワードラインをイネーブルさせるワードライン駆動信号を発生するバッファ部と、ロウアドレス信号、モードレジスタワードライン信号及びリフレッシュワードライン信号に応答してワードラインをディセーブルさせるワードラインリセット信号を発生するドライバ部とを含む。 - 特許庁

The measuring device is provided with a means for specifying a processing mode, which specifies whether the prescribed processing should be repetitively executed or not when a condition is met, a memory means which memorizes that the condition has already met based on the specified processing mode, and a reset means which clears the memorized data in the memory means when the prescribed processing is executed.例文帳に追加

条件が合致したら繰り返し所定の処理を実行するか否かを指定する処理モード指定手段と、指定された処理モードに基づき既に条件が合致したことを記憶する記憶手段と、所定の処理を実行させるのにあたりこの記憶手段の記憶を解除するリセット手段を設けたことを特徴とするもの。 - 特許庁

A semiconductor device includes: a nonvolatile memory which stores data of n words (n is an integer equal to or larger than 2), and can be accessed in synchronization with access clocks when a chip enable signal is active; and a counter circuit which counts the access clocks, prohibits access to the nonvolatile memory when a count value reaches n, and is reset when the chip enable signal becomes inactive.例文帳に追加

ｎワード（ｎは２以上の整数）のデータを記憶し、チップイネーブル信号がアクティブなときにアクセスクロックに同期してアクセス可能な不揮発性メモリと、アクセスクロックを計数し、計数値がｎに達すると、不揮発性メモリに対するアクセスを禁止し、チップイネーブル信号が非アクティブになるとリセットされるカウンタ回路と、を備える。 - 特許庁

A facsimile machine 1 selects a card device 20 based on a chip select state held by a backup register part 12 the battery of which is backed up in a facsimile control LSI 2 after reset and rewrites the system program in a flash memory 7 by a system program in the card device 20 in rewrite of the system program in the flash memory 7.例文帳に追加

ファクシミリ装置１は、フラッシュメモリ７内のシステムプログラムの書き替えに際して、リセット後のファクシミリ制御ＬＳＩ２内のバッテリバックアップされたバックアップレジスタ部１２の保持するチップセレクト状態に基づいて、カードデバイス２０を選択して、カードデバイス２０内のシステムプログラムでフラッシュメモリ７内のシステムプログラムを書き替えている。 - 特許庁

The start processing program of the start processing storage device 103b overwrites the update operation control program of the system data memory device 104 in the ROM 103a of the card when the version of its own program is differed from that of the system data memory management device 104 at the time of the reset request.例文帳に追加

立ち上げ処理用記憶装置１０３ｂの立ち上げ処理プログラムは、リセット要求時に自プログラムのバージョンとシステムデータメモリ管理装置１０５のバージョンとが異なる時にシステムデータメモリ装置１０４の更新運用制御プログラムを上記カードのＲＯＭ１０３ａに上書きする。 - 特許庁

The control part 175 proceeds to the process of channel setting standby when the channel data is not written in the saving part 173, or when the channel data written in the memory part 172 is not recognized, or when, at return of the power, the channel data of the saving part 173 could not be written in the memory part 172, or when it is reset.例文帳に追加

制御部１７５は、保存部１７３にチャンネルデータが書き込まれていない場合、記憶部１７２に書き込まれたチャンネルデータを認識しない場合、復電時、保存部１７３のチャンネルデータを記憶部１７２に書き込むことができなかった場合、リセットされた場合、チャンネル設定待機時の処理に移行する。 - 特許庁

The nonvolatile semiconductor memory device includes: a plurality of first wiring and second wiring intersecting each other; a memory cell array including the plurality of memory cells connected to each intersection part of the plurality of first wiring and second wiring; and a first wiring control circuit and second wiring control circuit for respectively selecting the first wiring and second wiring to supply voltage and current required for a reset operation or set operation of the memory cells.例文帳に追加

不揮発性半導体記憶装置は、互いに交差する複数の第１配線及び第２配線、これら複数の第１配線及び第２配線の各交差部に接続された複数のメモリセルからなるメモリセルアレイと、前記第１配線及び第２配線をそれぞれ選択し、前記メモリセルのリセット動作又はセット動作に必要な電圧又は電流を供給する第１配線制御回路及び第２配線制御回路とを備える。 - 特許庁

The method of programming the nonvolatile memory device includes steps of: performing a program operation on a first page; counting a program pulse application number until the program operation on the first page is completed; comparing the counted program pulse application number with a threshold to reset the program start voltage; and performing the program operation on a second page using the reset program start voltage.例文帳に追加

第１頁に対してプログラム動作を行う段階と、前記第１頁に対するプログラム動作が完了するまでプログラムパルス印加回数をカウントする段階と、前記カウントされたプログラムパルス印加回数としきい値を比較してプログラム開始電圧を再設定する段階と、第２頁に対して前記再設定されたプログラム開始電圧に応じてプログラム動作を行う段階とを含む構成としたことを特徴とする。 - 特許庁

Further, image data is displayed at a pixel of the liquid crystal panel 40 with memory effect during three scanning periods such as a correction period for correcting the alternation, a reset period for resetting the image, and a selection period for writing new image, and in the three scanning periods, the voltage to be applied between the scanning electrode and the signal electrode is made completely alternating.例文帳に追加

そして、交流化を補正する補正期間と、画面をリセットするリセット期間と、新たな画像を書き込む選択期間との３走査期間によりメモリ性液晶パネル４０の画素に画像データを表示し、その３走査期間内において、走査電極と信号電極間に印加される電圧を完全に交流化する。 - 特許庁

Each semiconductor device 1 can be mutually connected by the controller connecting interface 20, and the semiconductor device 1 detects the input condition of a control signal group FC1 and a data bus FIOB1 according to a timing in which a reset signal CRST is released just after power supply, and whether this should be operated as an ATA controller 2 or an extended flash memory is decided.例文帳に追加

コントローラ接続インターフェースによって各半導体装置１を相互に接続することができ、半導体装置１は電源投入直後のリセット信号ＣＲＳＴの解除されるタイミングに従い制御信号群ＦＣ１およびデータバスＦＩＯＢ１の入力条件を検知しＡＴＡコントローラとして動作するか、増設用フラッシュメモリとして動作するかが決定される。 - 特許庁

A flash memory having hierarchical bit line configuration is provided with column reset/bit line test transistor regions 4a commonly to a plurality of cell blocks 3a sharing upper layer bit lines MBL0, MBL1, etc., so that data lines DL connected with sense amplifiers can be selectively disconnected from the upper layer bit lines.例文帳に追加

階層ビット線構成を有するフラッシュメモリにおいて、上層ビット線ＭＢＬ０，ＭＢＬ１，…を共有している複数のセルブロック３ａに対して共通にカラムリセット兼ビット線テストトランジスタ領域４ａを設け、センスアンプが接続されるデータ線ＤＬを上層ビット線から選択的に切り離し得るようにした。 - 特許庁

The reset pulse-control circuit RSTCTL includes: a signal-output circuit SOUT which outputs a signal FLGRST on the basis of a current Ireset and a reference current Irefrst which each flow through a selected memory cell MC; and a current-holding circuit IMEM which holds a current which flows through the selected bit line or a wire electrically connected to a bit line for a predetermined time.例文帳に追加

リセットパルス制御回路ＲＳＴＣＴＬは、選択メモリセルＭＣに流れる電流Ｉｒｅｓｅｔと参照電流Ｉｒｅｆｒｓｔとに基づき信号ＦＬＧＲＳＴを出力する信号出力回路ＳＯＵＴと、所定の期間に選択ビット線又はビット線と電気的に接続されている配線に流れる電流を保持する電流保持回路ＩＭＥＭとを備える。 - 特許庁

Each semiconductor device 1 can be connected to each other by the controller connecting interface, and the semiconductor device 1 detects input conditions of a control signal group FC1 and a data bus FIOB1 according to the timing of releasing a reset signal CRST just after power-ON to determine operation as an ATA controller or operation as an extension flash memory.例文帳に追加

コントローラ接続インターフェースによって各半導体装置１を相互に接続することができ、半導体装置１は電源投入直後のリセット信号ＣＲＳＴの解除されるタイミングに従い制御信号群ＦＣ１およびデータバスＦＩＯＢ１の入力条件を検知しＡＴＡコントローラとして動作するか、増設用フラッシュメモリとして動作するかが決定される。 - 特許庁

Further, the method of driving the nonvolatile semiconductor memory device comprises a step of controlling the resistance state of the resistive element (12) by adjusting a value of current which flows to the resistive element (12) while the resistance state of the resistive element (12) changes from the reset resistance state to the set resistance state.例文帳に追加

更に、本発明の不揮発性半導体メモリ素子の駆動方法は、前記抵抗体（１２）の抵抗状態がリセット抵抗状態からセット抵抗状態に変化する途中に、前記抵抗体（１２）に流れる電流値を調節することにより、前記抵抗体（１２）の抵抗状態を制御するステップを含むことを特徴とする。 - 特許庁

The firmware update method records self-firmware update processes and self-diagnostic processes read from a recording medium 2 in a memory inside the drive device, further records process information which is performed before replacement or immediately before reset of the recording medium 2 or processing information to be executed next and executes the self-diagnosis of the recording medium 2 without repeating the same firmware update processing again at the time of restart.例文帳に追加

ドライブ装置内部のメモリに記録媒体２から読み取った自己ファームウェア更新手順及び自己診断手順を記録し、さらに記録媒体２の交換前またはリセット直前に行っていた処理情報または次に実行する処理情報を記録し、再起動時に再度同じファームウェア更新処理を繰り返すことなく前記記録媒体２の自己診断を実行する。 - 特許庁

A random number generation circuit 2 which shows a transitional response up to generation of random numbers is activated from an initial state by applying a random number generation activation signal 10 just after a reset signal 9 thereto to start random number generating operation, and fetches output data to a buffer memory 6 at a time after an end signal 15 set by an operation time setting signal 13.例文帳に追加

リセット信号９の直後の乱数発生起動信号１０が印加されることにより、乱数を発生するまでに過渡的応答を示す乱数発生回路２は、初期状態から起動して乱数発生の動作を開始し、動作時間設定信号１３により設定される終了信号１５後のタイミングでその出力データをバッファメモリ６に取り込む。 - 特許庁

The method of manufacturing the memory device that has an oxide layer formed of a resistance converted material to reduce and stabilize the reset current comprises a step of, after forming a lower electrode and an oxide layer on a lower structure, irradiating one region of the oxide layer with an electric beam or ion beam.例文帳に追加

抵抗変換物質から形成された酸化層を備えるメモリ素子の製造方法において、下部構造体上に下部電極及び酸化層を形成した後、酸化層の一領域に電子ビームまたはイオンビームを照射するステップを含むリセット電流の安定化のためのメモリ素子の製造方法である。 - 特許庁

In interruption processing by a reset signal, when a game ball enters a normal electric accessory and a first-kind starting port switch guides out a starting signal, a numerical value is extracted from a propriety random number H1 and a probability fluctuation random number L to be used in common for preparing a left pattern at the time of starting of the starting signal and this is stored in a memory.例文帳に追加

リセット信号による割込み処理において、普通電動役物３６に遊技球が入賞し第１種始動口スイッチ３６ａが始動信号を導出すると、その始動信号の立ち上がり時に、当否乱数ＨＩＴ及び左図柄作成兼用確率変動乱数Ｌから数値を抽出してこれをメモリに格納する。 - 特許庁

A switch element (51) comprising single channel type MOS transistors are provided at the halfway of a path in which high voltage (EXWL) supplied to a memory array (10) from an external terminal when a test is transmitted, it is not necessary that supply voltage is reset without omission during a test by turning off the switch element (51) at switching a word line.例文帳に追加

テスト時に外部端子からメモリアレイ（１０）に供給される高電圧（ＥＸＷＬ）を伝達する経路の途中に単一チャネル型のＭＯＳトランジスタからなるスイッチ素子（５１）を設け、ワード線切換え時に該スイッチ素子をオフさせることでテスト中にいちいち供給電圧をリセットする必要をなくした。 - 特許庁

The television receiver of this invention is provided with a microcomputer 20 that controls setting of a receptible channel and controls monitoring of a state of the receptible channel to reset a channel when at least one channel is discriminated to be not receptible, and with a nonvolatile memory 22 that records information of the channel setting.例文帳に追加

受信可能なチャンネルを設定する制御と受信可能チャンネルの状態を監視し少なくとも１つのチャンネルを受信不可能と判定した時チャンネルを再設定する制御を行うマイコン２０と、チャンネル設定の情報を記録する不揮発性メモリ２２を具備するように構成したものである。 - 特許庁

Therefore, a CPU 21 determines that rewrite processing (A) is completed if a rewrite processing flag 23a is in a cleared state according to the reset timing determination program 61a, and performs the processing according to a new in-vehicle program 60 transferred to an in-vehicle program storage area 22b of the flash memory 22.例文帳に追加

このためＣＰＵ２１は当該リセット時判断プログラム６１ａにしたがい、書き換え実行中フラグ２３ａがクリア状態になっている場合には、書き換え処理（Ａ）が完了したと判断して、フラッシュメモリ２２の車載プログラム記憶領域２２ｂに転写された新しい車載プログラム６０にしたがい処理を実行する。 - 特許庁

A multi-interface memory card operation method comprises: a step for detecting a voltage level input from a host and generating voltage level information; a step for analyzing the voltage level information in response to a reset signal input from the host; and a step for enabling either a first interface or a second interface according to the analysis result.例文帳に追加

ホストから入力された電圧レベルを検出して電圧レベル情報を生成させる段階と、ホストから入力されたリセット信号に応答して、電圧レベル情報を解析する段階と、解析結果によって、第１インターフェースと第２インターフェースとのうち、何れか一つをイネーブルさせる段階と、を含むマルチインターフェースメモリカードの動作方法。 - 特許庁

Receiving a control command, the internal command generator circuit 102 outputs a signal INTCOM of an H level to instruct an access to a memory cell when the mask signal Cmask is at an L level, but outputs the signal INTCOM of the L level when the mask signal is at the H level because the latch circuit G4 is reset.例文帳に追加

内部コマンド発生回路１０２は、制御コマンドを受け、マスク信号ＣｍａｓｋがＬレベルのとき、メモリセルへのアクセス動作を指示する信号ＩＮＴＣＯＭをＨレベルで出力し、マスク信号ＣｍａｓｋがＨレベルのとき、ラッチ回路Ｇ４がリセットされるため、信号ＩＮＴＣＯＭをＬレベルで出力する。 - 特許庁

This synchronous semiconductor memory, which has latch circuits and an output circuit for outputting the data latched in the latch circuits and keeps the output circuit in a high impedance when the power is supplied, is provided with an internal reset output means for resetting the latch circuits at the time when data are not inputted.例文帳に追加

ラッチ回路と、前記ラッチ回路でラッチされたデータを出力する出力回路とを有する電源投入時に前記出力回路をハイインピーダンスにするようにした同期型半導体記憶装置であって、前記同期型半導体記憶装置は、データ入力時以外には、前記ラッチ回路をリセットする内部リセット出力手段を有することを特徴とする。 - 特許庁

To provide an iterative procedure for converting a structurized software object into a raw data stream and vice versa, providing for their direct transfer, using simple communication reresources such as those of an embedded computer station, and reset of the software objects or reutilisation a memory space allocated to them.例文帳に追加

本発明は、埋め込み式コンピュータステーションのリソースなどの単純な通信リソースを用いた直接的な転送を提供するような構造化ソフトウェアオブジェクトの生データストリームへの変換およびこの逆の変換のため、ならびに前記ソフトウェアオブジェクトのリセットまたはこれらに割り当てられたメモリ空間の再利用のための反復式プロシージャに関する。 - 特許庁

The CMOS image sensor comprises a current source for decreasing constant a voltage of a photo-diode node, a comparator for comparing the output of an amplifier end to a reference voltage and controlling the current source to reset a photo-diode, and a memory for storing a digital value of the reference voltage.例文帳に追加

ＣＭＯＳイメージセンサーのリセット動作時に発生するリセット雑音、検出回路の特性差により発生する固定パターン雑音、及び以前の映像信号の強度が出力信号に影響を与えるイメージラグなどをリセット電圧を制御することによって減少させ、高い信号対雑音比を得ることができる。 - 特許庁

In read or write operation, in a freeze releasing circuit 60 in a semiconductor memory device, when a row-act signal /ROWACT is not activated in the prescribed period decided by a trailing edge delay circuit DL10 after a chip enable-signal/CE is made an H level, a freeze reset signal /FREEZRST is outputted from a logic gate L14 after the elapse of the prescribed period.例文帳に追加

書込または読出動作時、半導体記憶装置内のフリーズ解除回路６０において、チップイネーブル信号／ＣＥがＨレベルとなったのち、後縁遅延回路ＤＬ１０にて決定される所定期間中にロウアクト信号／ＲＯＷＡＣＴが活性化されない場合、所定期間経過後に論理ゲートＬ１４からフリーズリセット信号／ＦＲＥＥＺＲＳＴが出力される。 - 特許庁

A digital broadcasting transmitter includes: a Reed Solomon encoder for encoding a transmission stream to which known data is inserted; an interleaver for interleaving the encoded transmission stream; and a trellis encoding unit for trellis encoding the interleaved transmission stream using an internal memory and resetting the internal memory before the known data is trellis encoded in response to a control signal for controlling a trellis reset operation.例文帳に追加

デジタル放送送信機は、既知データの挿入された伝送ストリームをエンコーディングするリードソロモンエンコーダと、エンコーディングされた伝送ストリームをインターリービングするインターリーバと、内部メモリを用いて前記インターリービングされた伝送ストリームをトレリスエンコーディングし、トレリスリセット作業の制御のための制御信号に応じて、前記既知データがトレリスエンコーディングされる以前の時点で前記内部メモリをリセットするトレリスエンコーディング部とを含む。 - 特許庁

In this synchronous type semiconductor memory element, the memory element is set by the last data strobe trailing pulse DSFP corresponding to a write-in command, and an alignment hold signal reset by a data input clock DINCLK corresponding to the write-in command is added and generated, the alignment hold signal masks an effect that the data strobe trailing pulse DSFP is applied to a data alignment part in a period in which a glitch occurs.例文帳に追加

本発明の実施形態に係る同期式半導体メモリ素子は、該当書き込みコマンドに対応する最後のデータストローブ立ち下がりパルスＤＳＦＰによってセットされ、該当書き込みコマンドに対応するデータ入力クロックＤＩＮＣＬＫによってリセットされる整列保持信号を追加生成し、前記整列保持信号は、グリッチが発生する期間において、データストローブ立ち下がりパルスＤＳＦＰがデータ整列部に印加されることをマスキングする。 - 特許庁

If any trouble occurs in the initial processing, a CPU is reset by the means, and the microcomputer is forcibly re-started by the program stored in the other flash memory.例文帳に追加

本発明は、上記目的を達成するため、制御装置内マイクロコンピュータ回路にプログラム格納用フラッシュメモリを2面実装してプログラムを前記両方のメモリに格納し、一方のフラッシュメモリに格納されたプログラムで起動し、前記イニシャル処理手順が正常に進行しているかどうかを監視する手段を設け、イニシャル処理に障害が発生した場合は、前記手段からＣＰＵにリセットをかけ、強制的に他方のフラッシュメモリに格納されたプログラムにて再起動させるようにする。 - 特許庁