「Reference Clock」に関連した英語例文の一覧と使い方(35ページ目) - Weblio英語例文検索

The time stamp device 10 is configured to be authenticated by being connected to a management server 30 at predetermined intervals, and receive a reference time from the management server 30 to correct the clock part, and automatically erase the encryption key when a predetermined erasure time elapses without authentication.例文帳に追加

タイムスタンプ装置１０は、一定時間ごとに管理サーバ３０に接続して認証を受けると共に管理サーバ３０から基準時刻の配信を受けて時計部を補正するようになっており、認証を受けずに所定の消去時間が経過すると、暗号鍵を自動的に消去する。 - 特許庁

A speed control means 31 for performing speed comparison and phase comparison on the basis of a reference clock and a BD signal by digital processing, and a digital signal processing means 11 for compensating the output of the speed control means 31 in digital phase to form a PWM signal, are constituted of one integrated circuit.例文帳に追加

基準クロックとＢＤ信号に基づいて速度比較と位相比較をディジタル処理で行う速度コントロール手段３１と、この速度コントロール手段３１の出力をディジタル位相補償しＰＷＭ信号を作成するディジタル信号処理手段１１を１個の集積回路で構成する。 - 特許庁

Based on the output from the reference voltage detecting part 9, the clock driving circuit part 3 drives the reversibly stepping motor 4 in the regular direction or the reverse direction with a prescribed timing so as to make swing motion of the minute hand 6 to represents an alarm of dead battery.例文帳に追加

基準電圧検出部９から出力される検出信号に基づいて時計駆動回路部３により可逆ステッピングモータ４を所定のタイミングで正転方向と逆転方向とに駆動して分針６を揺動動作させて電池切れの警告表示を行う。 - 特許庁

To provide a remote supervision and control system provided with a means for modifying internal clocks of a plurality of slave station devices which are connected by a communication line network in which a data residence time sequentially changes, have the internal clocks and are scattered with reference to a master station master clock and synchronizing the internal clocks of the slave station devices.例文帳に追加

データ滞留時間が逐次変化する通信回線網により接続され内部時計を持ち散在する複数の子局装置の内部時計を親局マスタ時計を参照して修正し、子局装置の内部時計を同期させる手段を備えた遠隔監視制御システムを提供する。 - 特許庁

The integrated circuit is characterized in that the timings of input/output signals are corrected based on a difference between the frequency range of an inputted reference clock and a preliminarily set frequency, and an input/output signal is generated in a timing equivalent to a timing in the preliminarily set frequency.例文帳に追加

その集積回路において、入力された基準クロックの周波数範囲と事前設定した周波数との差異を元に入出力信号のタイミングを修正し、事前設定した周波数時のタイミングと同等のタイミングで入出力信号を生成することを特徴とする。 - 特許庁

A PCR jump amount managing section 306 reads TS packets corresponding to a designated time when a jumping command is inputted, and the PCR jump amount managing section 306 determines a difference from the last time regarding a PCR (program clock reference) in the control information of a GOP (group of picture) and manages a total PCR jump amount.例文帳に追加

ＰＣＲジャンプ量管理部３０６は、ジャンプ命令を入力した場合に、指定時間に対応するＴＳパケット群を読み出し、ＧＯＰ（グループオブピクチャ）の制御情報中のＰＣＲ（プログラムクロックリファレンス）について、前回との差分を求め、総ＰＣＲジャンプ量を管理する。 - 特許庁

This synchronous counter circuit for outputting a count data while synchronized with a clock includes a count data generating means 12 for determining which is a before- or after-position of an leading-up edge in a measured signal, using a timing signal as a reference, and for adding a determination result therein to the count data to be output.例文帳に追加

クロックに同期してカウントデータを出力する同期カウンタ回路であって、被測定信号の立ち上がりエッジがクロックの任意のタイミングを基準に前に位置するか後ろに位置するかを判別し、当該判別結果をカウントデータに付加して出力するカウントデータ生成手段（１、２）を設ける。 - 特許庁

The circuit 8 is provided with a switching means 81 which switches inputs signals and reference level signals to each other and switched signals are supplied to integration circuits 83 of the same number as that of picture elements in one period of the beat noise through a first selecting means 81 at every picture element clock.例文帳に追加

このマルチチャンネルクランプ回路８では、入力信号と基準レベル信号とを切り換える切り換え手段８１が設けられ、切り換えられた信号が画素クロックごとに第１の選択手段８２を通じてビートノイズの１周期の画素数と等しい数の積分回路８３に供給される。 - 特許庁

In forward shift operation, a unit register circuit in an (n+4)th-stage corresponding to a tail stage of the bidirectional shift register outputs a pulse G(n+4) in synchronism with a clock pulse V(n+4) input to the unit register circuit in the (n+4)th stage when a reference point N1 is at H level.例文帳に追加

順シフト動作において、双方向シフトレジスタの後尾段に当たる第（ｎ＋４）段の単位レジスタ回路は、基準点Ｎ１がＨレベルのとき、第（ｎ＋４）段の単位レジスタ回路に入力されるクロックパルスＶ（ｎ＋４）に同期してパルスＧ（ｎ＋４）を出力する。 - 特許庁

A data-pulse phase control circuit 30 outputs pulse trains which consist of plural pulse trains and in which the starting timing of first pulses are delayed and the completing timing of final pulses are made to be early with different phases for every data electrode group based on an internal clock signal and a scanning reference signal from a control circuit 40.例文帳に追加

データパルス位相制御回路３０は制御回路４０からの内部クロック信号と走査基準信号に基づき、複数のパルス列からなり、最初のパルスの開始タイミングを遅らせ、最後のパルスの終了タイミングを早めたパルス列を、データ電極群毎に異なる位相で出力する。 - 特許庁

A receiving terminal device supervises the receiving amount of data accumulated in the receiving buffer 102, corrects the clock accuracy in a receiving terminal when there is a difference between the reference amount of data and build-up amount of data which are set beforehand, and changes the time accuracy appropriately.例文帳に追加

受信端末装置において、受信バッファ１０２に蓄積されている受信データ量を監視し、あらかじめ設定された基準データ量と蓄積データ量との差がある場合には、受信端末内のクロック精度の補正を行い、時刻精度を適切に変化させる。 - 特許庁

When the four corner positions of a curtain allocating area 86 are specified by mouse clock operation, the reference curtain shape of a curtain type selected in a curtain type selection picture area 82 is deformed to the same shape as the curtain allocating area 86 so as to match with positional relation between the background image and its viewing point.例文帳に追加

マウスのクリック操作によりカーテン割付領域８６の四隅位置が指定されると、カーテンタイプ選択画面領域８２で選択されたカーテンタイプの基本カーテン形状を、背景画像とその視点との位置関係に合致するようにカーテン割付領域と同形状に変形する。 - 特許庁

By making changeable the number of delay elements connected between the input and the output of a delay circuit 21 included in a delay unit 20, and by changing the above number according to a signal (freq) indicating the changeover of a reference clock ck2, the delay time of the overall delay unit 20 is changed instantaneously.例文帳に追加

遅延装置２０に含まれる遅延回路２１の入出力間に接続される遅延素子の数を変更可能にしておき、基準クロックｃｋ２の切り替えを指示する信号ｆｒｅｑに応じてこの数を変更することで、遅延装置２０全体の遅延時間を瞬時に変更する。 - 特許庁

This debugging circuit 2 accepts a trace event of a functional block A on the condition that a CPU 5 generates no trace event when the functional block A generates the trace event, and obtains trace data from the functional block A in this case in synchronism with the reference clock CLK of the CPU 5 at the time of receiving the trace event of the functional block A.例文帳に追加

機能ブロックＡがトレースイベントを発生すると、ＣＰＵ５がトレースイベントを発生していない場合に限り、機能ブロックＡのトレースイベントを受け付け、機能ブロックＡのトレースイベントを受け付ける場合には、ＣＰＵ５の基準クロックＣＬＫに同期して、機能ブロックＡからトレースデータを取得する。 - 特許庁

An analog signal is sampled by two types of A/D converters 2-1 to 2-3 and 2-4 which operate in different phases and a point where those sampled signals (digital data) match each other is searched for while the phase difference between two clocks and the phase of a reference clock are varied to automatically adjust the phase.例文帳に追加

アナログ信号は、異なる位相で動作する２つのＡ／Ｄ変換器２−１〜３、４でサンプリングされ、これらのサンプリング信号（デジタルデータ）が同じになる点を、二つのクロックの位相差と基準クロックの位相を変化しながら探していくことによって、自動的に位相を調整する。 - 特許庁

The counting circuit counts a reference clock using a predetermined load value as a start value to output it to the comparison circuit, whereas the comparison circuit, when the counted value of the counting circuit becomes equal to a set value, outputs a load signal to the counting circuit so that counting is started with the load value again.例文帳に追加

計数回路は予め定められたロード値を開始値として基準クロックを計数して比較回路に出力し、比較回路は計数回路の計数値が設定値と等しくなると再びロード値から計数が開始されるようにロード信号を計数回路へと出力する。 - 特許庁

The OLT 102 compares the phase of a phase information signal returned from the respective ONUs with that of a reference clock, controls the phases according to the phase difference, and generates a phase information signal that reflects the phase difference and composed of a light signal for the respective ONUs for sending to the respective ONUs.例文帳に追加

ＯＬＴは、各ＯＮＵから返信された位相情報信号と、基準クロックとの位相を比較し、位相差に応じた位相制御を行うと共に、位相差を反映した、各ＯＮＵ用の光信号でなる位相情報信号を生成し、各ＯＮＵへ向けて送出させる。 - 特許庁

A decoded image signal V_D and the digitized analog image signal S_AD' are supplied to a synthesizing circuit 15 but when switching reception of the digital broadcast to reception of the analog broadcast, under control of a control circuit 7, a frequency of the reference clock ψ_D is fixed to a value just before switching.例文帳に追加

復号画像信号Ｖ_Dとデジタル化アナログ画像信号Ｓ_AD’とは合成回路１５に供給されるが、デジタル放送の受信からアナログ放送の受信に切り替わるとき、制御回路７の制御により、基準クロックφ_D の周波数が切り替え直前の値に固定される。 - 特許庁

As a remedy for this, it is made a pulse generator, which adds a reference oscillation clock with a binary adder of the number of bits which ensures necessary resolution, and takes out a logical bit from information about a bit position within a phase register and computes an appropriate pulse generated position thereby generating the set number of pulses.例文帳に追加

この改善策として、基準発振クロックを必要な分解能が得られるビット数の２進加算器で加算し、位相レジスタ中のビット位置情報から論理ビットを取り出し、適正なパルス発生位置を計算することによって設定されたパルス数を発生するパルス発生装置とした。 - 特許庁

In a camera system for a digital still camera or the like, when a setting value is externally designated and entered to a setting section 18 by e.g. a microcomputer in a camera signal processing circuit 14, a counter 17 counts a reference clock where a count period in response to the setting value is selected to be one period.例文帳に追加

デジタルスチルカメラなどのカメラシステムにおいて、そのカメラ信号処理回路１４では、外部から例えばマイコンによって設定部１８に設定値が指定入力されると、カウンタ１７がその設定値に応じたカウント周期を１周期として基準クロックをカウントする。 - 特許庁

In the mobile communication system, a master time server 1 for acquiring the GPS time from a GPS satellite 2 and generating a reference clock and a slave time server 4 connected with the master time server 1 by an exclusive line such as an optical fiber are prepared, and the slave time server 4 is provided together in an RNC 3.例文帳に追加

移動通信システムではＧＰＳ衛星２からのＧＰＳ時刻を取得して基準クロックを生成するマスタタイムサーバ１と、マスタタイムサーバ１との間が光ファイバのような専用線で接続されたスレーブタイムサーバ４とを用意し、ＲＮＣ３にスレーブタイムサーバ４を併設する。 - 特許庁

When transmitting a source video signal to a display output signal processing system, the same transmission clock is used for HD and SD and a frame reference signal is inserted at a data position a predetermined number of clocks before a field effective data starting position within a frame of transmission data.例文帳に追加

表示出力信号処理系にソース映像信号を伝送するのにあたり、ＨＤとＳＤとで同じ伝送クロックを用い、伝送データのフレーム内におけるフィールド有効データの開始位置から所定クロック数だけ前方となるデータ位置に対して、フレーム基準信号を挿入する。 - 特許庁

Terminal equipment between the road and vehicles is provided with a phase locked loop system 9 having a loop generating a demodulation clock synchronized with the phase of a reception signal and a loop system control circuit 7-6 for controlling the phase locked loop system 9 on the basis of reference information including vehicle speed V.例文帳に追加

路車間通信端末装置は、受信信号の位相に同期した復調クロックを発生するループを有する位相同期ループ系９と、車両速度Ｖを含む参照情報に基づいて、位相同期ループ系９を制御するループ系制御回路７−６とを備える。 - 特許庁

A control section gives the phase control signal PHC to the control changeover device 10 to allow the changeover device 10 to usually select the reference clock CK11 or to select the frequency division output CK12 or the inverted frequency division output CK13, when the frame resynchronization with the host device is required.例文帳に追加

制御部は、制御切替器１０に与える位相制御信号ＰＨＣにより、通常の場合、基準クロックＣＫ１１を選させ、上位装置とのフレーム再同期が必要な場合、分周出力ＣＫ１２または反転分周出力ＣＫ１３を選択させる。 - 特許庁

The even write signal generation circuit generates an even write address signal WA-W while using 0 as an initial value and 126 as a maximum address together with an even write enable signal WE-E with an externally supplied write enable signal WE (= main clock MC) as reference and supplies it to the SRAM 2.例文帳に追加

偶数ライト信号生成回路は、外部から供給されるライトイネーブル信号ＷＥ（＝メインクロックＭＣ）を基準に、０を初期値とし１２６を最大アドレスとする偶数ライトアドレス信号ＷＡ＿Ｗを偶数ライトイネーブル信号ＷＥ＿Ｅとともに生成して、ＳＲＡＭ２に供給する。 - 特許庁

A clocking device 100 can operate the clock oscillating circuit at the most suitable reference frequency which is optimal for the operation of a PLL circuit 20, by providing an adjustment means 44 for adjusting frequencies in digital manner of the signal for each step of frequency division, in a freqency-dividing circuit 45.例文帳に追加

計時装置１００は、分周回路４５で分周各段の信号をデジタル的に処理する事によって周波数調整する調整手段４４を備えたことにより、ＰＬＬ回路２０の動作に最適な基準周波数で時計発振回路が動作できる。 - 特許庁

A PCR rewriting part 11 of a transmitter unit 1-1 specifies the speed of a TS when it is outputted from a receiver unit 2-1 in advance according to the original speed of the TS, and rewrites the value of a PCR (program clock reference) in the TS so as to match itself with the output speed.例文帳に追加

送信装置１−１のＰＣＲ書き換え部１１は、受信装置２−１がＴＳを出力する際の速度を、元のＴＳの速度に応じて予め規定し、その出力速度と整合するように、ＴＳ内のＰＣＲ（プログラム・クロック・リファレンス）の値を書き換える。 - 特許庁

When signal amplitude is reduced by increase in recording density and therefore a signal is subjected to intersymbol interference, a polarity changing point of a reproduction signal at the relevant portion is significantly shifted from a polarity changing point to be originally obtained, thereby a phase error increases and consequently a reference clock may be hard to be normally generated.例文帳に追加

高記録密度化によって信号振幅が小さく符号間干渉を受けた場合、その部分の再生信号の極性変化点は本来得られるべき極性変化点から大きくずれて、位相誤差が大きくなり正常に基準クロックを生成することが困難となる場合がある。 - 特許庁

In addition, the applied voltage control part generates the control voltage to be applied at a different timing to the adjacent electrode 10 by delaying a reference timing signal, and determines the time for delaying the control voltage applied to each electrode 10 is shorter than the cycle of the clock signal.例文帳に追加

また、印加電圧制御部は、基準タイミング信号を遅延させることにより隣接する電極１０に異なるタイミングで印加する制御電圧を生成し、各電極１０に印加する制御電圧を遅延させる時間はクロック信号の周期よりも短い時間とする。 - 特許庁

This sector period is divided by a specified value, then the periodic error between a reference signal GCLK having a short period proportional to the sector period and a frequency dividing signal PCLK such that the output of the PLL 24 producing a clock signal synchronized with the reproduced data is frequency-divided by a specified value, is detected.例文帳に追加

前記セクタ周期を所定の値で割り前記セクタ周期に比例した短い周期の基準信号ＧＣＬＫと、前記再生データに同期したクロック信号を生成するＰＬＬ２４の出力を所定の値で分周した分周信号ＰＣＬＫとの間の周期誤差が検出される。 - 特許庁

When a PCR(Program Clock Reference) detector 13 detects a PCR packet, a time information packet insert section 16 generates a time information packet including the arrival time of the PCR packet stored in a PCR arrival time storage section 14 to insert the packet to a TS stream.例文帳に追加

ＰＣＲ検出器１３によってＰＣＲパケットが検出されると、時刻情報パケット挿入部１６は、ＰＣＲ到着時刻保持部１４によって保持されるＰＣＲパケットの到着時刻を含んだ時刻情報パケットを生成してＴＳストリームに挿入する。 - 特許庁

This high-voltage power unit divides the output voltage of a high-voltage converter 108, and compares the divided voltage for inspection with the reference voltage geared to the desired voltage to be applied to capacitive load, and outputs a clock signal or stops the output, according to the difference obtained by the comparison (feedback control).例文帳に追加

高電圧変換部１０８の出力電圧を分圧して、容量性の負荷へ印加する所望の電圧に応じた参照電圧を比較し、その比較によって得られた差分に応じて、クロック信号を出力／出力停止を行うようにした（フィードバック制御）。 - 特許庁

In the broadcast receiver, a delay calculation part 113 compares a time-stamp (PCR (Program Clock Reference)) acquired from a separation part 103 with a time-stamp (PCR) acquired from a separation part 107 to calculate a delay difference between a broadcast program before input switching and a broadcast program after the input switching.例文帳に追加

本発明の放送受信装置では、遅延算出部１１３は、分離部１０３から取得したタイムスタンプ（ＰＣＲ）と、分離部１０７から取得したタイムスタンプ（ＰＣＲ）とを比較して、入力切換前の放送番組と入力切換後の放送番組との遅延差を算出する。 - 特許庁

In the imaging apparatus for imaging with the use of the plurality of laser beams, a VDO2 as a part of an image data signal is delayed so that an emission timing difference of laser beams at an image write position does not become an integral multiple of an image clock period (with reference to S117).例文帳に追加

複数のレーザビームを用いて画像形成する画像形成装置において、画像書き出し位置における各レーザビームの発光タイミングの差が、画像クロックの周期の整数倍にならないように、画像データ信号の一部であるＶＤＯ２を遅延させる（Ｓ１１７参照）。 - 特許庁

A count of an output clock RCK (=R13) is reflected on the frequency control data CD1 to CD12(c) and a correction delay time being a time required until the new frequency control data are produced is a time for one period of the reference signal PREF.例文帳に追加

そのため、出力クロックＲＣＫ（＝Ｒ１３）をカウントしてから、そのカウント値が周波数制御データＣＤ１〜ＣＤ１２（ｃ）に反映され、新たな周波数制御データが生成されるまでに要する時間である補正遅延時間ｔは、基準信号ＰＲＥＦの１周期分の時間になる。 - 特許庁

A decoded image signal VD and the digitized analog image signal SAD' are supplied to a synthesizing circuit 15 and when switching reception digital broadcasting reception to analog broadcasting reception, under the control of a control circuit 7, the frequency of the reference clock ϕD is fixed to a value just before switching.例文帳に追加

復号画像信号Ｖ_Dとデジタル化アナログ画像信号Ｓ_AD’とは合成回路１５に供給されるが、デジタル放送の受信からアナログ放送の受信に切り替わるとき、制御回路７の制御により、基準クロックφ_D の周波数が切り替え直前の値に固定される。 - 特許庁

The inspection device 20 for inspecting characteristics of a control board 1 including an ASIC 7, an AD conversion circuit 9 receiving a signal from the ASIC 7, and a clock line 11 connecting the ASIC 7 to the AD conversion circuit 9 includes a reference transmission path 21 and an oscilloscope 23.例文帳に追加

検査装置２０は、ＡＳＩＣ７と、ＡＳＩＣ７からの信号を受信するＡＤ変換回路９と、ＡＳＩＣ７とＡＤ変換回路９とを接続するクロックライン１１とを有する制御基板１の特性を検査するための装置であって、基準伝送路２１と、オシロスコープ２３とを備えている。 - 特許庁

A CPU 101 executes calculation processing of alarm notification time by Greenwich Mean Time (GMT) with respect to alarm notification time of a reference city set by a user, according to a world clock utility program 130, and monitor processing of alarm notification by the Greenwich Mean Time (GMT) which an RTC 106 indicates.例文帳に追加

ＣＰＵ１０１は、ワールドクロックユーティリティプログラム１３０に従い、ユーザが設定した基準都市のアラーム通知時刻に対する標準時刻（ＧＭＴ）でのアラーム通知時刻の算出処理、およびＲＴＣ１０６が計時する標準時刻（ＧＭＴ）でのアラーム通知の監視処理を実行する。 - 特許庁

By the memory 3 of 2nd specification, a chip select signal CS of a 2nd activation control signal is activated at the effective timing, and the read or the write is executed by catching the testing address given to the partially shared address bus while operating by using the aforementioned testing clock as reference.例文帳に追加

第２の仕様のメモリ３は、第２の活性化制御信号チップセレクト信号ＣＳが有効のタイミングにおいて活性化され、前記と同じテスト用クロックを基準に動作して、一部共有のアドレスバスに与えられたテスト用アドレスをとらえてリードまたはライトを実行する。 - 特許庁

When various image processes are performed, after the image data read by the scanner using the CCD, etc., are digitized, a frequency spread part 3 performs frequency spreading, which varies in transmission frequency continuously in specific cycles for a reference clock generated by an oscillator 2; and a timing signal generation part 4 generates a reference timing signal for image processing by the frequency spreading.例文帳に追加

ＣＣＤ等を利用したスキャナで読み取られた画像データをデジタル変換した後、各種画像処理を行うに際して、発振器２が発生した基準クロックに対して、周波数拡散部３で、所定の周期で連続的に発信周波数の変化する周波数拡散を行い、タイミング信号生成部４で、当該周波数拡散に基づいて画像処理を行う際の基準となるタイミング信号を生成している。 - 特許庁

The clock signal generation circuit includes: a signal conversion part for converting an externally inputted wobble signal into a digital signal; a signal extraction part formed of a digital circuit for extracting and outputting a signal of a prescribed frequency band for the digital signal; and a signal generation part for generating and outputting the writing reference clock signal at a frequency proportional to the frequency of the signal outputted from the signal extraction part.例文帳に追加

本発明によるクロック信号生成回路は、外部から入力されたウォブル信号をデジタル信号に変換する信号変換部と、デジタル信号に対して所定の周波数帯域の信号を抽出して出力するデジタル回路で形成された信号抽出部と、信号抽出部から出力された信号の周波数に比例した周波数の書き込み用基準クロック信号を生成して出力する信号生成部とを有する。 - 特許庁

An engine control ECU 1 comprises a main microcomputer 10 executing an principal engine control such as fuel injection control, and generating a reference clock signal (1 MHz) to be supplied to each part of the engine control ECU 1, and a sub-microcomputer 40 executing other controls which cannot be processed by the main microcomputer 10 (knock control, etc.).例文帳に追加

エンジン制御ＥＣＵ１は、燃料噴射制御等の主要なエンジン制御を実行するとともに、当該エンジン制御ＥＣＵ１の各部に供給する基準クロック信号（１ＭＨｚ）を生成するメインマイコン１０と、メインマイコン１０で処理しきれない他の制御（ノック制御等）を実行するサブマイコン４０とを備える。 - 特許庁

An RTC section 115 and a reference clock generating section 111 give signals to a base band section 117, which compares both the signals, and the base band section 117 feeds back the frequency error of the RTC calculated as a result of comparison to the RTC section 115, wherein the RTC correction is automatically carried out.例文帳に追加

ＲＴＣ部１１５及び基準クロック発生部１１１からベースバンド部１１７に信号を入力し、ベースバンド部１１７にて両者の比較を行い、比較結果として算出されたＲＴＣの周波数誤差をベースバンド部１１７がＲＴＣ部１１５にフィードバックし、ＲＴＣ補正を自動的に行う。 - 特許庁

The signal for this frequency is generated through synthesisation from stable reference signal source such as a crystal oscillator, and the like, and used as the clock for recording.例文帳に追加

ノイズの影響を受けやすいウォブル信号から記録系クロック信号を作るのではなく、ウォブル信号に変調されて記録されているアドレス情報から必要な記録系クロック周波数を算出し、この周波数の信号を水晶振動子等の安定な基準信号源からシンセサイズ方式で生成して記録系クロックとして使用する。 - 特許庁

A gate signal GS corresponding to the normal width of a data pulse DP is generated on the basis of timing at which a comparator 31 detects a clock pulse CP, and the number of the edges of the pulse DP is counted on the basis of how many times the pulse height of the data pulse DP received while the gate signal GS is on becomes larger/smaller than a reference value.例文帳に追加

コンパレータ３１がクロックパルスＣＰを検出したタイミングに基づき、データパルスＤＰの正規の幅に対応したゲート信号ＧＳを生成し、そのゲート信号ＧＳのオンの間に受信したデータパルスＤＰの波高値が、何回、基準値との大小関係を反転したかに基づき、パルスＤＰのエッジ数をカウントする。 - 特許庁