「Reference Clock」に関連した英語例文の一覧と使い方(34ページ目) - Weblio英語例文検索

To enable CPU-to-CPU communication without needing a special circuit and enable transmission of a references frame, frame timing and reference clock without needing another physical interface, in a part between a baseband signal processing panel and an RF signal processing panel.例文帳に追加

ベースバンド信号処理パネルとＲＦ信号処理パネルとの間において、特別な回路を必要とせずにＣＰＵ間通信を可能とし、また他の物理インタフェースを必要とせずに基準フレーム、フレームタイミングおよび基準クロックを伝送することを可能とする。 - 特許庁

A timing control ASIC utilizes a period present before output of display data from a source driver is started and generates gate start pulse signals GSP and the first pulse CK1 of gate clock signals GCK with the input timing of the data enable signals ENAB as a reference.例文帳に追加

タイミングコントロールＡＳＩＣは、表示データがソースドライバから出力開始されるまでに存在する期間を利用し、データイネーブル信号ＥＮＡＢの入力タイミングを基準にしてゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫの１パルス目ＣＫ１を生成する。 - 特許庁

The apparatus further includes, as a means for obtaining a modulation amount of each of pulses of the reference clock S3 in a random number, a modulation amount storage means 73 for storing the modulation amount in the random number with respect to each pulse or a random number generating means 81 for generating a random number.例文帳に追加

さらに、前記基準クロックＳ３の各パルスの変調量を乱数で得る手段として、その変調量を各パルスに対して乱数で記憶する変調量記憶手段７３、又は乱数を発生する乱数発生手段８１を備える。 - 特許庁

To provide a system, capable of generating an optimum synchronizing signal as a reference for generating optimum timing to start writing in data and a data reproducing clock in an optical disk device for recording/reproducing with respect to DVD-RAM of a wobbled land/groove system.例文帳に追加

ウォブル・ランドグルーブ方式のＤＶＤ−ＲＡＭを記録／再生する光ディスク装置において、データ書き込み開始の最適なタイミングや、データ再生用のクロックを生成するための基準となる最適な同期信号を生成することが可能な方式を提供する。 - 特許庁

An error composition part 306 applies maximum proportion composition to a phase error signal generated based on the integral value of the inverse spread signal according to the reception level of each path, and the frequency of the reference clock signal Sck is adjusted based on this composite result.例文帳に追加

当該逆拡散信号の積分値に基づいて生成された位相誤差信号は、誤差合成部３０６において各パスの受信レベルに応じて最大比合成され、この合成結果に応じて基準クロック信号Ｓｃｋの周波数が調節される。 - 特許庁

To provide a PON system by which a reference clock signal for synchronization on the station side is transmitted to the side of subscriber's houses without performing special communication between an optical line terminal of the station side and individual optical line terminal of the subscriber side.例文帳に追加

本発明は、局側終端装置と個々の加入者側終端装置との間で特別な通信を行うことなく、局側の同期用基準クロック信号を加入者宅側に伝達することが可能なＰＯＮシステムを提供することを目的とする。 - 特許庁

A reference macro 15 comprises a PLL (phase locked loop) 16 and clock buffers (buffers for sharing in claims) 17 and 18, and has pseudo interconnections 21 and 22 alternative to those corresponding to interconnections of conventional macros 32, 33, and 34 for data communication as shown in the figure.例文帳に追加

基準マクロ１５は、ＰＬＬ１６とクロックバッファ（請求項における分配用バッファ）１７，１８から構成され、前述した図１０，１１の従来例におけるデータ通信用マクロ３２、３３，３４の配線に対応した配線に変わる擬似配線２１，２２を有している。 - 特許庁

To reduce the number of bit errors of an optical signal by shortening a switching time of a PLL reference clock in interruption of an optical signal to be inputted to a transmission apparatus and input recovery of the optical signal in an optical communication technology of a transmission rate of 40 Gb/s.例文帳に追加

４０Ｇｂ／ｓの伝送速度の光通信技術において、伝送装置へ入力される光信号の断絶および光信号の入力復旧の際のＰＬＬ基準クロックの切り替え時間を短縮し、光信号のエラービット数を低減する。 - 特許庁

A delay circuit 5 delays a reset signal PERST# generated after a frequency of a reference clock REFCLK is stable at 100 MHz by a predetermined delay time Δt to generate an internal reset signal PERST2 and outputs the signal to a link controller 31.例文帳に追加

遅延回路５は、基準クロックＲＥＦＣＬＫの周波数が１００ＭＨｚで安定した後に発生されるリセット信号ＰＥＲＳＴ＃を、所定の遅延時間Δｔだけ遅延させて内部リセット信号ＰＥＲＳＴ２を発生し、リンクコントローラ３１に出力する。 - 特許庁

A frequency component is extracted from a signal of an AC source (S404), the frequency component of the signal extracted is multiplied into a fixed frequency (S405/406), and the frequency of the multiplied signal is divided into a frequency of a reference clock (S407).例文帳に追加

ＡＣ電源の信号から周波数成分を抽出し（Ｓ４０４）、抽出された信号の周波数成分をあらかじめ定めた周波数に逓倍し（Ｓ４０５・４０６）、逓倍された信号の周波数を、基準クロックの周波数に分周する（Ｓ４０７）。 - 特許庁

A comparison discriminating circuit 16 outputs a discriminated result TR in which it is compared and discriminated whether data DQ to be discriminated outputted from the internal circuit 1 and an expected value EX of the data to be discriminated are coincident or not based on the second reference clock signal DQS.例文帳に追加

比較判定回路１６は、第二の基準クロック信号ＤＱＳに基づいて、内部回路１から出力される被判定データＤＱと該被判定データの期待値ＥＸとが一致するか否かを比較判定した判定結果ＴＲを出力する。 - 特許庁

In the case that the phase of the 47h-code pulse E is considerably and rapidly varied by jitter or the like and a phase difference from the phase reference clock F1 is abnormally great, the adaptive phase alternation circuit 5 supplies an alternate pulse to the phase comparator 13 alternately with such a 47h-code pulse E.例文帳に追加

ジッタなどによって４７ｈコードパルスＥの位相が大きく急変し、位相基準クロックＦ１との位相差が異常に大きい場合には、適応型位相代替回路５は、かかる４７ｈコードパルスＥに代わる代替パルスを位相比較器１３に供給する。 - 特許庁

In the case that the stored data amount of the data buffer 43 becomes large exceeding an upper limit threshold A, the frequency of the reference clock of the reception side equipment is raised, a data read rate is accelerated, the data are read and the read data are transferred to a D/A conversion and audio amplifier part 21.例文帳に追加

データバッファ４３の格納データ量が上限閾値Ａを超えて大きくなった場合、受信側機器の基準クロックの周波数を上げ、データの読み出し速度を上げてデータを読み出して、その読み出しデータをＤ／Ａ変換、オーディオアンプ部２１に転送する。 - 特許庁

A measurement means of analog electronic clock receives external start signal via a motor coil (step S2) and then measures an oscillation frequency from an oscillation unit and an oscillation frequency from a temperature sensing oscillation unit (steps S3 and S4) based on an external reference signal.例文帳に追加

アナログ電子時計の計測手段は、外部からのスタート信号をモータコイルを介して受信した後（ステップＳ２）、外部からの基準信号に基づいて、発振ユニットからの発振周波数と、感温発振ユニットからの発振周波数とを計測する（ステップＳ３、Ｓ４）。 - 特許庁

By the memory 2 of 1st specification, a row address strobe signal RAS of a 1st activation control signal is activated at an effective timing, and read or write is executed by catching a testing address given to a partially shared address bus while operating by using a testing clock as reference.例文帳に追加

第１の仕様のメモリ２は、第１の活性化制御信号ロウアドレスストローブ信号ＲＡＳが有効のタイミングにおいて活性化され、テスト用クロックを基準に動作して、一部共有のアドレスバスに与えられたテスト用アドレスをとらえてリードまたはライトを実行する。 - 特許庁

To display a high definition main video and a sub video having high image quality, to secure large capacity and high compatibility of formats, to heighten reliability of write-once type rewriting or rewriting of PC data and reproduction of address information, and to enhance the accuracy of reference clock extraction from a wobble signal.例文帳に追加

高精細な主映像、高画質な副映像の表示、大容量化、フォーマットの高い互換性確保、ＰＣデータの追記または書き換え、アドレス情報の再生に対する高信頼化、ウォーブル信号からの基準クロック抽出精度の向上を得る。 - 特許庁

LEDs 111 and 112 which emit light differing in wavelength are blinked in synchronism with a reference clock, a light beam splitter 113 splits the lights from the LEDs 111 and 112, and pieces ϕ11 and ϕ22 of luminous flux are guided by an optical fiber 12 to irradiate the wafer W.例文帳に追加

波長の異なる光を発光するＬＥＤ１１１と１１２とを参照クロックに同期して点滅させ、ＬＥＤ１１１と１１２からの光をビームスプリッタ１１３で分割し、一方の光束φ１１，φ２２を、光ファイバ１２で導いてウエハＷに照射する。 - 特許庁

A voltage control oscillator 170 provides a differential output voltage between the control voltage and a reference voltage, converts the differential output voltage to differential output current, extends the oscillation output current by the converted differential output current and forms the PLL clock signal.例文帳に追加

電圧制御発振器１７０は、制御電圧と基準電圧との差動出力電圧を提供し、差動出力電圧を差動出力電流に変換し、変換された差動出力電流によって発振出力信号を延ばしてPLLクロック信号を生成する。 - 特許庁

The first clock generation circuit 120 has n stages of level conversion buffer circuits BUF that convert the level of two signals to be inputted and generate a pair of pulse signals, where the level is changed with a cross point at which the levels of the two signals become the same as a reference.例文帳に追加

第１のクロック生成回路１２０は、入力される２つの信号のレベル変換を行い該２つの信号のレベルが同一になるクロスポイントを基準にレベルが切り替わる一対のパルス信号を生成するレベル変換バッファ回路ＢＵＦをｎ段備える。 - 特許庁

The timing for writing image on the photoreceptor 8 is decided, based on a counted value set by each deflectingly reflecting surface of the mirror 5 by counting a reference clock from the time of the laser beam reflected by the front deflecting reflection surface of the mirror 5 being detected.例文帳に追加

感光体８に対する像書込みタイミングは、ポリゴンミラー５の前方の偏向反射面により反射されたレーザ光を検出した時点からの基準クロックをカウントし、ポリゴンミラー５の偏向反射面毎に定められたカウント値に基づき決定される。 - 特許庁

A speed angle detecting section 40 comprises a section 41 for detecting pattern switching every 60 degrees of electrical angle based on the Hall IC signal of each phase, and a 360-degree counter 43 for defining an electrical angle of 360 degrees and counting the number of times of reference clock for 360 degrees.例文帳に追加

速度角度検出部４０は各相のホールＩＣ信号に基づいて電気角６０度毎のパターン切換を検出するパターン検出部４１と、電気角３６０度を規定して３６０度分の基準クロック回数を積算する３６０度カウンタ４３を備える。 - 特許庁

A 1st PLL circuit 100 receives a flyback pulse VFB for a reference signal to output a clock signal CLK 1 and a delay circuit 200 outputs a flyback delay signal VFBD having a prescribed delay time corresponding to a horizontal movement amount on the screen.例文帳に追加

第１ＰＬＬ回路１００はフライバックパルスＶＦＢを基準信号として受信してクロック信号ＣＬＫ１を出力し、遅延回路２００は画面上の水平移動量に対応する所定の遅延時間を有するフライバックディレイ信号ＶＦＢＤを出力する。 - 特許庁

A power reception control circuit 52 uses a driving clock DRCK of a primary coil in a normal power transmission period as a reference of timing to control a load demodulation section 46, thereby causing the power transmitting device to transmit regular authentication data including a 010 pattern.例文帳に追加

受電制御回路５２は、通常送電期間中において、１次コイルの駆動クロックＤＲＣＫをタイミングの基準として用いて、負荷変調部４６を制御することによって、０１０のパターンを含む定期認証データを送電装置に送信させる。 - 特許庁

A CPU 1 when receiving the signal enters a data reception mode, and an amplifying and smoothing block 21 amplifies and smoothes the signals received by the antenna block 11 and converts it into data for rewriting according to the reference clock, thereby rewriting a program or data stored in a memory core 4.例文帳に追加

ＣＰＵ１は、信号を受信したときにデータ受信モードとし、アンテナブロック１１で受信した信号を増幅平滑ブロック１２で増幅平滑し、基準クロックに基づき書換用データに変換し、メモリコア４に格納されているプログラム又はデータと書き換える。 - 特許庁

To provide an apparatus and a method for controlling a motor, capable of generating a pulse of a reference clock width for a counter as a minimum pulse width and preventing the frequency of a generated pulse from skipping at the time of setting the next pulse width time.例文帳に追加

最小パルス幅としてカウンタ用の基準クロック幅の発生パルスを発生させることができ、次のパルス幅時間をセットする時に発生パルスの周波数とびを起こさないようにすることができるモータの制御装置とモータの制御方法を提供すること。 - 特許庁

The semiconductor integrated circuit having the self-biasing type clock signal amplifier which generates the clock signal with the input voltage from an AC signal source 2 is provided with a voltage supply means comprising a reference voltage source 6 composed of an operational amplifier OP-Amp which abruptly varying a rise of a voltage by applying a bias voltage in addition to the voltage from the AC signal source 2 when the signal source 2 starts up.例文帳に追加

交流信号源２からの入力電圧によりクロック信号を生成する自己バイアス型クロック信号増幅器を持つ半導体集積回路において、前記信号源２の立ち上げ時に、前記交流信号源２による電圧に加えてバイアス電圧を印加し電圧の立ち上がりを急峻に変化させるオペアンプＯＰ−Ａｍｐからなる基準電圧源６で構成された電圧供給手段を設けた。 - 特許庁

A pulse signal generator includes a comparator 17 which detects that an average DC voltage value Vduty of a clock signal CLK exceeds a predetermined reference value VR, and forms a first state signal Din representing such a state; and a logic circuit comprising a D flip-flop circuit 18 which outputs a clock signal CLK being blocked after the first state signal Din rises, and a NAND gate circuit 14.例文帳に追加

クロック信号ＣＬＫの平均の直流電圧値Ｖｄｕｔｙが所定の基準値ＶＲを超えたことを検出してこのことを表す第１の状態信号Ｄｉｎを形成する比較器１７と、第１の状態信号Ｄｉｎが立ち上がった後にブロックしていたクロック信号ＣＬＫを出力するＤフリップフロップ回路１８及びナンドゲート回路１４からなる論理回路とを有する。 - 特許庁

When the standard time wave is not received with a reception antenna 44 and a standard time wave reception circuit 46, a CPU10 calculates the error of time count following a clock generated out of a reference clock generation circuit 16 based on the time of previously received standard time wave and displayed time before correction at the reception time, and corrects the time displayed based on the calculated error.例文帳に追加

受信用アンテナ４４および標準時刻電波受信回路４６により、標準時刻電波が受信されなかった場合には、ＣＰＵ１０は、先に受信された標準時刻電波に基づく時刻と、その受信時における修正前の表示時刻とに基づいて、基準クロック発生回路１６から発生されるクロックに従う計時の誤差を算出して、その算出された誤差に基づいて、表示時刻を修正する。 - 特許庁

Various image processing clocks PCLK1 can be generated from same reference clock by providing means 12 for resetting a first frequency division circuit 8 with a reset pulse 1 synchronized with a sync signal and the output VCLK from a PLL circuit 3 and generating a first image processing clock PCLK1 thereby setting the frequency division ratio N of a variable frequency division circuit 4 basically from a serial data.例文帳に追加

同期信号とＰＬＬ回路３の出力ＶＣＬＫとに同期したリセットパルス１で第１の分周回路８をリセットし、第１の画像処理クロックＰＣＬＫ１を生成する画像処理クロック生成手段１２を備えることで、基本的にシリアルデータから可変分周回路４の分周比Ｎを設定すれば、同一の基準クロックから様々な画像処理クロックＰＣＬＫ１を生成できる。 - 特許庁

The 1/2 frequency- dividing circuit 16 and delay circuit 17 make the MPX 14 switch the output between the reference clock Di and its inverted signal NDi by cycles of the remote-control carrier signal Do with a timing, where the leading edge and trailing edge of the remote-control carrier signal Do do not coincide each other.例文帳に追加

１／２分周回路１６と遅延回路１７によって、リモコンキャリア信号Ｄｏの立ち上がりエッジおよび立ち下がりエッジと一致しないタイミングで、かつリモコンキャリア信号Ｄｏの周期ごとに、ＭＰＸ１４に基準クロックＤｉとその反転信号ＮＤｉとの出力の切り替えを行わせる。 - 特許庁

The setting part 17 sets delay quantity and outputs the delay quantity to the delaying part 12 in order to accomplish signal change in the SDRAM 5 after 1.5 reference clock CLK by referring to results obtained by sampling the input signal from the buffer 13 in an input signal sampling part 16.例文帳に追加

遅延量設定部１７は、双方向バッファ１３からの入力信号を入力信号サンプリング部１６でサンプリングした結果を参照して、ＳＤＲＡＭ５に１．５基準クロックＣＬＫ後に信号変化を到達させるために、遅延量を設定して可変量遅延部１２に出力する。 - 特許庁

To reduce leakage of an interference signal to the frequency band of a transmission signal for communication of DCS1800 and PCS1900 caused by the higher harmonic wave of a system reference clock pulse output signal to be supplied to a baseband LSI from the digital interface of a semiconductor integrated circuit for RF communication.例文帳に追加

ＲＦ通信用半導体集積回路のディジタルインターフェースからベースバンドＬＳＩに供給されるシステム基準クロックパルス出力信号の高調波によるＤＣＳ１８００とＰＣＳ１９００の通信用送信信号の周波数帯域への妨害信号の漏れ込みを低減すること。 - 特許庁

A frequency fluctuation estimation part 111 estimates fluctuation of the frequency of the GPS clock signal, and a timing signal generation part 113 makes the search frequency control part 109 reset the search reference frequency and the search-objective frequency, when an estimated value reaches a prescribed value.例文帳に追加

周波数変動推定部１１１は、ＧＰＳクロック信号の周波数の変動を推定し、タイミング信号発生部１１３は、その推定値が所定値に達すると、サーチ周波数制御部１０９に対してサーチ基準周波数およびサーチ対象周波数をリセットさせる。 - 特許庁

To provide a device for preventing picture quality deterioration or sound quality deterioration caused by a jitter from being conspicuous as much as possible in the case of using a method having a jitter generation factor as a method for obtaining a reference clock signal with a prescribed frequency necessary for digital video signal processing.例文帳に追加

デジタル映像信号処理で必要となる所定周波数の基準クロック信号を得る手法として、ジッター発生要因を有する手法を用いた場合でも、このジッターに起因する画質劣化や音質劣化を出来る限り目立たなくすることを可能とする装置を提供する。 - 特許庁

The optical recording medium is constituted by laminating data recording layers on which information data are to be recorded, and a control mark layer is formed on which a control mark each carrying a synchronous clock to be a synchronization reference at recording this information data and a disk address indicating a location on the disk.例文帳に追加

本発明による光学式記録媒体は、情報データが記録されるべきデータ記録層と、この情報データを記録する際の同期基準となる同期クロック及びディスク上の位置を示すディスクアドレスを夫々担う制御マークが形成されている制御マーク層とが積層されて構成される。 - 特許庁

When CI (Configuration Information) which is added to the encoded frame and shows a form of encoding is correctly received (step 41e), and when STC (System Time Clock) being a reference synchronizing signal of the decoding/reproducing device is reset (step 41g), received PTS is judged to be correct.例文帳に追加

符号化されたフレームに付加され、その符号化の形式を表すＣＩ（Ｃｏｎｆｉｇｕｒａｔｉｏｎ Ｉｎｆｏｒｍａｔｉｏｎ）を正しく受信した際（ステップ４１ｅ）、及び、復号再生装置の基準同期信号であるＳＴＣ（Ｓｙｓｔｅｍ Ｔｉｍｅ Ｃｌｏｃｋ）のリセットが行われる際（ステップ４１ｇ）には、受信したＰＴＳは正しいと判断する。 - 特許庁

The motion compensation section reads reference image data consisting of 32 pixels arranged in a horizontal direction by 16 pixels each from a frame memory 24 according to 1st and 2nd clock cycles, and 16 sets of D flip-flop circuits 74 activated selectively extract the required 16 pixels.例文帳に追加

動き補償部において水平方向に並んで配置される３２画素分の参照画像データを１６画素分ずつ第１、第２のクロックサイクルにおいてフレームメモリから読出し、選択的に活性化される１６個のＤフリップフロップ７４にて必要な１６画素が取出される。 - 特許庁

A state detection circuit 40 outputs a mode switching signal CS latching a lock detection signal S4 on the basis of the internal state signals RS, MS, clock signals RCK, MCK of a reference counter 22 and a main counter 24, and the pulse signals UP, DOWN of a phase comparator 23.例文帳に追加

状態検出回路４０は、リファレンスカウンタ２２，メインカウンタ２４の内部状態信号ＲＳ，ＭＳ、クロック信号ＲＣＫ，ＭＣＫ、及び位相比較器２３のパルス信号ＵＰ，ＤＯＷＮに基づいてロック検出信号Ｓ４をラッチしたモード切替信号ＣＳを出力する。 - 特許庁

A voltage controlled oscillator 270 generates a clock signal having a variable frequency corresponding to the level of a control voltage, and a control voltage generator 260 utilizes a difference between a prescribed reference voltage and a feedback voltage reflecting the first driving voltage to generate the control voltage.例文帳に追加

電圧制御発振器２７０は制御電圧のレベルに応じた可変の周波数を有するクロック信号を発生し、制御電圧発生器２６０は所定の基準電圧と第１駆動電圧を反映するフィードバック電圧との差を利用して制御電圧を発生する。 - 特許庁

When test pattern data 124 is supplied from a pattern memory 110 to an LSI 104 in synchronization with a reference clock signal 120, the LSI 104 operates based on the supplied data 124 to output data 104A corresponding to the data 124 and a strobe signal 8.例文帳に追加

基準クロック信号１２０に同期してパターンメモリー１１０からテストパターンデータ１２４がＬＳＩ１０４に供給されると、ＬＳＩ１０４は供給されたテストパターンデータ１２４にもとづいて動作し、同テストパターンデータに対応するデータ１０４Ａを出力すると共にストローブ信号８を出力する。 - 特許庁

To provide a PLL circuit having an automatic regulating function of a free-running frequency of a voltage-controlled oscillator (VCO) without influence of the stability of a circuit to the operation stability without the need for a circuit for generating a reference clock signal of high stability.例文帳に追加

高度の安定性を有する基準クロック信号を発生するための回路を必要とせず、従って、動作安定性がそのような回路の安定性によって影響されることのない、電圧制御発振器（ＶＣＯ）の自走周波数の自動調整機能を有するＰＬＬ回路を提供する。 - 特許庁

To provide a device capable of estimating the signal arrival direction by using a plurality of receivers, without taking out synchronously a carrier signal from each receiver to the outside of the receiver, and without using the same reference clock, and acquiring analog offset and performing its calibration automatically.例文帳に追加

複数の受信機を用いて且つ各受信機からキャリア信号を受信機外部へ同期して取り出すことなく、また同一の基準クロックを用いることなく、信号の到来方向の推定を可能とし、またアナログオフセットを求めて、その校正を自動的に行えるようにした装置を得る。 - 特許庁

To generate a stable clock even in the case of using a voltage controlled oscillator(VCO) having a wide frequency variable area by outputting an exact control voltage corresponding to a phase difference between a reference signal and a compare signal to the VCO even when the phase difference is close to '0'.例文帳に追加

基準信号Ｒｅと比較信号Ｖａの位相差が０付近となった場合でも、位相差に応じた正確な制御電圧をＶＣＯ１４へ出力して、非常に広い周波数可変域をもつＶＣＯ１４を使用した場合でも安定したクロックを生成すること。 - 特許庁

A phase comparator 353 calculates as basic information the number of stages p of a unit cell in a delay cell 348, which is necessary for delaying a reference clock signal REF_CLK 1 by one cycle without a selector 351 and a delay part q of a selector 351 converted into the number of stages of the unit cell.例文帳に追加

位相比較器３５３で、セレクタ３５１なしに基準クロック信号ＲＥＦ＿ＣＬＫ１を１周期遅延させるのに必要な遅延セル３４８内のユニットセルの段数ｐと、ユニットセルの段数に換算したセレクタ３５１の遅延分ｑとを、基本情報として算出する。 - 特許庁

This spectrum diffusion system distance measuring device is provided with a rough measurement circuit 20 for measuring the measurement object time taking one period of the reference clock as a time resolving power by a correlation device, and a close measurement circuit 30 for measuring the correction time for the measurement time obtained in the rough measurement circuit 20.例文帳に追加

スペクトラム拡散方式の距離測定装置に、測定対象時間を、相関器を用いて基準クロックの１周期を時間分解能として測定する粗測定回路２０と、粗測定回路２０で得られる測定時間に対する補正時間を測定する密測定回路３０とを設ける。 - 特許庁