「Self Alignment」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

In a gate electrode 12 and an upper portion of a source drain region 15 of an NMOS transistor, and a gate electrode 22 and a source drain region 25 of a PMOS transistor, Ni silicide films 12s, 15s, 22s and 25s are formed by self-alignment, respectively.例文帳に追加

ＮＭＯＳトランジスタのゲート電極１２並びにソース・ドレイン領域１５の上部、およびＰＭＯＳトランジスタのゲート電極２２並びにソース・ドレイン領域２５には、それぞれＮｉシリサイド膜１２ｓ，１５ｓ，２２ｓ，２５ｓが自己整合的に形成されている。 - 特許庁

The dot marks 21 of the upper layer are formed in a self-alignment manner with the dot marks 11 of the lower layer by a rear surface exposure technique with the dot marks 11 of the lower layer as a mask at the time of formation of a channel protective film 22 of TFTs(thin-film transistors) 45.例文帳に追加

上層のドットマーク２１は、ＴＦＴ４５のチャネル保護膜２２を作成する際、下層のドットマーク１１をマスクとした裏面露光技術により、下層のドットマーク１１に対して自己整合（セルフアライメント）的に作成される。 - 特許庁

Further, the solder 2 sandwiched between a component electrode 3a and the substrate 1 is fused to flow to the side of the electrode 3a and then spread entirely over the electrode 1a, thereby obtaining self-alignment effect and achieving soldering to the correct position.例文帳に追加

また、部品電極３ａと基板１との間に挟まれた半田２は溶融して電極３ａ側に流動して電極１ａ全体に広がってセルフアライメント効果が得られ正しい位置への半田付けが行われる。 - 特許庁

To provide a method of forming a self-alignment floating gate in a flash memory cell by which the occurrence of mote is prevented and the spacing of a floating gate formed by a following process can be minimized.例文帳に追加

トレンチ絶縁膜にモウトが発生することを防止し且つ後続の工程によって形成されるフローティングゲートのスペーシングを最小化することが可能なフラッシュメモリセルの自己整列フローティングゲート形成方法を提供すること。 - 特許庁

To enable a display device equipped with an accelerating electrode and a control electrode and having an interval retainer member in a display region to easily realize an enlargement of display images through a self-alignment of electron transit holes of the accelerating electrode and the control electrode.例文帳に追加

加速電極と制御電極を備え、表示領域に間隔保持部材を有する表示装置で、加速電極と制御電極の電子通過孔をセルフアライメント化させて表示画像の大画面化を容易に実現可能とする。 - 特許庁

As a method for forming an impurity region in a semiconductor layer 303, the semiconductor layer 303 is doped in self-alignment manner with a second conductive film 306 out of a gate electrode formed in two layers as a mask.例文帳に追加

半導体層３０３に不純物領域を形成する方法として、２層に形成されたゲート電極のうち第２の導電膜３０６をマスクとして自己整合的に半導体層３０３に不純物元素をドーピングする。 - 特許庁

To prevent the thickness of an element isolation film from decreasing in a method for manufacturing a stack-type non-volatile semiconductor storage with a contact electrode that is connected in self alignment manner between stack cell electrodes.例文帳に追加

スタックセル電極同士の間に不純物拡散層と自己整合的に接続されるコンタクト電極を有するスタック型不揮発性半導体記憶装置の製造方法において、素子分離膜の膜減りを防止できるようにする。 - 特許庁

To provide a manufacturing method capable of reducing membrane stress by a nitride film and protecting a semiconductor substrate from damage by preventing an etching stop film from disappearing, when forming source/drain contact holes by a self-alignment process.例文帳に追加

ソース/ドレインコンタクトホールを自己整列工程で形成する際に、窒化膜による膜ストレスを減らすことができ、エッチング停止膜の消失を防ぐことにより半導体基板を損傷から保護することができる製造方法を提供する。 - 特許庁

First and second low concentration diffusion layers 104-2 and 104-3 which are worked as the field alleviating layer and the gate electrode 111 are formed so that a first insulating pattern 102 is used in a self-alignment process manner as a common mask.例文帳に追加

電界緩和層として働く第１及び第２の低濃度拡散層１０４−２、１０４−３と、ゲート電極１１１とは、共に、第１の絶縁膜パターン１０２を共通のマスクとして自己整合的に形成される。 - 特許庁

A side wall spacer 16 is formed on an end face on the cell-section side of the oxide film 10, and a metallic silicide layer 44 is formed in a self-alignment manner while using the side wall spacer 114 for a gate electrode and the side wall spacer 16 for the oxide film 10 as masks.例文帳に追加

酸化膜１０のセル部側の端面にサイドウォールスペーサ１６を形成し、ゲート電極のサイドウォールスペーサ１１４と酸化膜１０のサイドウォールスペーサ１６とをマスクとして金属シリサイド層４４を自己整合的に形成する。 - 特許庁

To improve the pattern accuracy of a bit line and wiring having different film thickness, to make shallow a through-hole which is to be formed between bit lines through self-alignment, and to reduce the resistance of the bit line and wiring, concerning a semiconductor device provided with a COB type DRAM.例文帳に追加

ＣＯＢ型ＤＲＡＭを備えた半導体装置に関し、膜厚の異なるビット線と配線のパターン精度を高くし、セルフアラインでビット線間に形成されるスルーホールを浅くし、ビット線と配線を低抵抗化すること。 - 特許庁

Subsequently, an Ni film 108 is deposited on the whole surface of the semiconductor substrate 101, and RTA (rapid thermal annealing) treatment is applied to form a nickel silicide film 109 on the upper part of the gate electrode 104 and the upper part of the diffusion layer through self-alignment.例文帳に追加

次に、半導体基板１０１の全面にＮｉ膜１０８を堆積し、ＲＴＡ処理を行い、ゲート電極１０４の上部及び拡散層の上部に自己整合的にニッケルシリサイド膜１０９を形成する。 - 特許庁

To provide a manufacturing method of a semiconductor device in which a self-alignment structure of high precision is formed, and an impurity element forming a diffusion layer is ion-implanted in a semiconductor layer, to improve characteristics.例文帳に追加

高精度のセルフアライメント構造を形成して半導体層に拡散層を形成する不純物元素のイオン注入を行うことにより、特性の向上を図る半導体装置を製造する半導体装置の製造方法を提供する。 - 特許庁

To improve strength and heat resistance of a bonding metal for bonding a terminal electrode of an electronic component and a terminal electrode of a circuit board which are included in an electronic circuit module component to each other, and to improve a self-alignment function of the electronic component.例文帳に追加

電子回路モジュール部品が有する電子部品の端子電極と回路基板の端子電極とを接合する接合金属の強度及び耐熱性を向上させるとともに、電子部品のセルフアライメント機能を向上させること。 - 特許庁

To provide a conductive plate for circuit element connection by which a self-alignment force in a brazing operation is strengthened so as to eliminate the generation of a deviation in a connection position, by which a brazing thickness is made uniform, and whose connection durability between parts to be connected can be increased.例文帳に追加

ろう付け時のセルフアライメント力を強めて接続位置のずれ発生をなくし、ろう付け厚さも均一とし、被接続部との間の接続耐久性も高めることのできる回路素子接続用導電板を提供する。 - 特許庁

To realize a method of forming a grooved element isolation region which surely enables formation, with higher accuracy and on the self-alignment basis, of a grooved element isolation region having the region including impurity only at the upper part of the sidewall of the groove.例文帳に追加

溝部の側壁の上部にのみ不純物含有領域を有する溝型素子分離領域を確実に且つ高い精度で、しかも自己整合的に形成すること可能とする溝型素子分離領域の形成方法を提供する。 - 特許庁

To provides an inhibition to a short circuit between a bit line and a capacitance contact without employing an SAC (self alignment contact) process of forming a hard mask film on an upper surface of the bit line and providing a side surface of the bit line with a sidewall formed by etching back a nitride film.例文帳に追加

ビット線の上面にハードマスク膜を形成し、ビット線の側壁に窒化膜をエッチバックして形成したサイドウォールを設けるＳＡＣ（セルフアラインコンタクト）プロセスを用いることなくビット線と容量コンタクトとの間の短絡を防止する。 - 特許庁

Diffused layer 202a and 202b becoming a source electrode or a drain electrode are formed in terms of self-alignment with a component by a film and the like, which is formed so as to make contact with the gate electrode or the gate electrode and the gate electrode as a mask.例文帳に追加

ソース電極あるいはドレイン電極となる拡散層２０２ａ，２０２ｂはゲート電極あるいはゲート電極とゲート電極に接するように形成された膜等による構成物をマスクとして自己整合的に形成されている。 - 特許庁

To provide chip electronic components where mounting strength and electrical connection are ensured, even when performing bonding to an electrode on a surface that is cut by dicing for exposing an insulation substrate and self-alignment is enabled in soldering, and to provide their manufacturing method.例文帳に追加

ダイシングで切断され絶縁基板が露出する面で電極にボンディングする場合でも取り付け強度や電気的接続が確保され、半田付け時にセルフアライメントが働くようにするチップ電子部品及びその製造方法を提供すること。 - 特許庁

The capacity of a bit line BL compared to the work line can be thus reduced without impeding formation of contact holes by self- alignment.例文帳に追加

ゲート電極１２（ワード線ＷＬ）の側壁を窒化シリコン膜１４とそれよりも誘電率の小さい酸化シリコン層（７Ａまたは９Ｂ）との積層膜で覆い、セルフアラインによるコンタクトホールの形成を阻害することなく、ビット線ＢＬの対ワード線容量を低減する。 - 特許庁

A carrier track TB having a width B2 narrower than the width B1 of the conductor tracks 4 is formed to form the air gap for reducing coupling capacity and signal delay by self-alignment technique below the conductor tracks 4 along side faces thereof.例文帳に追加

導体トラック４の幅Ｂ１よりも小さい幅Ｂ２のキャリアトラックＴＢを形成することにより、結合容量と信号遅延を低減するためのエアギャップが、導体トラック４の下にその側面に沿ってセルフアライン技術により形成される。 - 特許庁

By performing soldering in the state of mounting the opto-electric element object 2 and the opto-electric wiring substrate 6 through the resin layer 14, deviation due to self alignment operation of soldering is prevented which occurs between the terminals 5 and 9.例文帳に追加

光硬化型接着樹脂層１４を介して光電気素子体２と光電気配線基板６とを実装して状態で、半田処理を行うことにより端子部５，９間に生じる半田のセルフアライメント作用による位置ズレを防止する。 - 特許庁

In a method for manufacturing a semiconductor device such as an SiC-based vertical power MISFET using a silicon carbide semiconductor substrate, a channel region, a source region and a gate structure are formed in a self-alignment manner with each other.例文帳に追加

本願発明は、シリコンカーバイド系半導体基板を用いたＳｉＣベースの縦型パワーＭＩＳＦＥＴ等の半導体装置の製造方法において、チャネル領域、ソース領域、およびゲート構造を相互に自己整合的に形成するものである。 - 特許庁

In addition, an acceleration voltage for adding nitrogen, oxygen or carbon to the high-resistance impurity area is controlled to add nitrogen, oxygen or carbon to the high-resistance impurity area in self-alignment manner while using the gate electrode and the gate insulation film as a mask.例文帳に追加

また、高抵抗不純物領域に窒素、酸素又は炭素を添加する加速電圧を制御することで、ゲイト電極及びゲイト絶縁膜をマスクにして自己整合的に高抵抗不純物領域に窒素、酸素又は炭素を添加する。 - 特許庁

The electrode sections of the drain region and source region of n-type or p-type double gate MOS transistor structure are provided with each gate electrode by self-alignment (simultaneously positioned at one time of a lithography process).例文帳に追加

島状半導体結晶層内に形成されたＮ形またはＰ形二重ゲートＭＯＳトランジスタ構造のドレイン領域およびソース領域の電極部は各ゲート電極と自己整合（一回のリソグラフィー工程で同時に位置決めされること）で設ける。 - 特許庁

To easily achieve a large screen of a display image by conducting the self alignment of an effective range of an electron source on cathode wiring and an aperture of a control electrode, and to enhance a yield and obtain the display image on the large screen with high productivity.例文帳に追加

陰極配線上の電子源の有効範囲と制御電極の開孔とをセルフアライメント化させて表示画像の大画面化を容易に実現可能とするとともに、歩留まりを向上させて大画面の表示画像を生産性良く得る。 - 特許庁

This manufacturing method is equipped with a nozzle hole covering process by forming a liquid repellent resin layer by lamination on the surface of the nozzle plate with nozzle holes and a process for removing the liquid repellent resin layer at the nozzle hole by self-alignment.例文帳に追加

ノズル孔を有するノズルプレートの表面に撥液性樹脂層をラミネートによって形成してノズル孔を覆う工程、ノズル孔の撥液性樹脂層をセルフアライメントで除去する工程を含む撥液性樹脂層付きノズルプレートの作製方法。 - 特許庁

The second reflector 9 is self-alignment type.例文帳に追加

本発明によれば、出力ミラーは、出力光ファイバを構成するモノモード光ファイバ２０のコア内に挿入され、キャビティ内に配置されたレンズ２２は、増幅媒質により伝送された光束２５をこのファイバ内にて結合することを確実にし、第二の反射器９は自己整合型である。 - 特許庁

To form a transistor having an LDD structure by self-alignment by preventing a positional shift without increasing the number of masks or the number of processes when a side wall for transistor formation of the LDD structure in the peripheral circuit of a solid-state imaging device is formed.例文帳に追加

固体撮像素子の周辺回路におけるＬＤＤ構造のトランジスタ形成のためのサイドウォールの形成にあたり、マスク数あるいは工程数の増大を招くことなく位置ずれを防止し、セルフアラインでＬＤＤ構造のトランジスタを形成する。 - 特許庁

To provide a stable self alignment type phase shift mask which can prevent deterioration in transfer accuracy caused by multiple reflection on a wafer surface and a light shielding pattern surface, which has excellent phase shift mask characteristics, and which requires a short manufacturing process, and to provide a method for manufacturing the mask.例文帳に追加

ウェハー面と遮光パターン表面で多重反射による転写精度の劣化を防止し、位相シフトマスク特性に優れ、製造工程が短く、安定した自己整合型位相シフトマスク及びその製造方法を提供することを目的とする。 - 特許庁

Then a second drain region 16 used also for a drift region is formed in a way of self-alignment to the gate electrode 19 along the side wall of the trench through ion implantation of n-type impurities while using the gate electrode 19 for part of a mask.例文帳に追加

そして、このトレンチの側壁に沿って、ドリフト領域を兼ねる第２のドレイン領域１６を、ゲート電極１９をマスクの一部に用いたｎ型不純物のイオン注入により、ゲート電極１９に対して自己整合的に形成する。 - 特許庁

Self alignment of optoelectronic (OE) chips, such as photodiode (PD) modules and vertical cavity surface emitting laser (VCSEL) modules, to external waveguides or fiber arrays is achieved by packaging the OE chips directly in the fiber optic connector.例文帳に追加

フォトダイオード（ＰＤ）モジュール及び垂直キャビティ面発光レーザ（ＶＣＳＥＬ）モジュール等の光電子（ＯＥ）チップの、外部の導波路又はファイバアレイに対するセルフアラインメントを、ファイバ光学コネクタ内に直接ＯＥチップをパッケージングすることによって実現する。 - 特許庁

To provide a semiconductor device, together with its manufacturing method, wherein higher resistance of a control gate and etching of a silicon substrate are prevented while an element isolation film is etched with a gate electrode in self-alignment to form a source line.例文帳に追加

ゲート電極に自己整合で素子分離膜をエッチングしてソースラインを形成する半導体装置の製造方法に関し、コントロールゲートの高抵抗化及びシリコン基板のエッチングを防止する半導体装置及びその製造方法を提供する。 - 特許庁

Concretely, the source line SL is formed so as to contact with both sidewalls SWs formed on a sidewall of a memory gate electrode MG1 and on a sidewall of a memory gate electrode MG2, in the manner of self-alignment.例文帳に追加

具体的には、メモリゲート電極ＭＧ１の側壁に形成されているサイドウォールＳＷと、メモリゲート電極ＭＧ２の側壁に形成されているサイドウォールＳＷの両方に自己整合的に接触するようにソース配線ＳＬを形成する。 - 特許庁

Subsequently, in an ion implantation process, a first doped area is formed in the effective layer covered with the shield area, and a second doped area is formed in the effective layer covered with the extension area thus fabricating a thin film transistor having a self-alignment LDD structure.例文帳に追加

次にイオン注入工程により、遮蔽エリアに覆われた有効層内に第１ドープエリアを形成し、延伸エリアに覆われた有効層内に第２ドープエリアを形成し、セルフアライメントＬＤＤ構造を備えた薄膜トランジスタを製造する。 - 特許庁

To provide a method for manufacturing a semiconductor device capable of producing a semiconductor device disposed apart from a second insulating film by a predetermined distance on a self-alignment, and reducing a generation of leak current in an upper part of a boundary surface between the second insulating film and a single crystal layer.例文帳に追加

第２絶縁膜からセルフアラインに所定の距離だけ離して半導体素子を形成可能で、第２絶縁膜と単結晶層との界面の上部でのリーク電流の発生の低減が可能な半導体装置の製造方法を提供する。 - 特許庁

Then, impurity is introduced through self-alignment to a substrate, whose periphery is surrounded by the gate electrode material layer 54 by using the gate electrode material layer 54 as a mask, so that an impurity diffused layer 56 functioning as a resistance element can be formed.例文帳に追加

そして、上記ゲート電極材料層に周囲を囲まれた領域の基板中に、このゲート電極材料層をマスクにして不純物をセルフアラインで導入し、抵抗素子として働く不純物拡散層５６を形成することを特徴とする。 - 特許庁

This method for producing a monomolecular film 530 patterned on a substrate includes a step for adjusting an organic molecule having a self-organizing characteristic, a step for applying the organic molecule to an alignment surface 310, a step for applying the alignment surface 310 to a target substrate 570, a step for separating the alignment surface, and a step for leaving a pattern wherein the organic molecule is orientated on the substrate 570.例文帳に追加

基板上にパターニングされた単分子膜５３０を作製する方法であって、自己組織化する特性を有する有機分子を調製するステップと、該有機分子をアライメント用表面３１０に適用するステップと、アライメント用表面３１０をターゲット基板５７０に適用するステップと、前記アライメント用表面を分離するステップと、前記基板５７０上に前記有機分子の配向されたパターンを残すステップとを含む、基板上にパターニングされた単分子膜を作製する方法を提供する。 - 特許庁

Using the protection layer as an etching stopper, the process includes, in producing a peripheral driving circuit structure, arranging TFTs having an LDD structure through self-alignment process using sidewalls 126, while, in producing a pixel matrix, arranging TFTs having an LDD structure through non-self-alignment process using insulators 125.例文帳に追加

耐熱性の高いＴａ膜またはＴａを主成分とする膜を配線材料に用い、さらに保護層で覆うことで、高温（４００〜７００℃）での加熱処理を施すことが可能となり、且つ保護層をエッチングストッパーとして用いることで周辺駆動回路部においては、サイドウォール１２６を用いた自己整合プロセス（セルフアライン）によるＬＤＤ構造を備えたＴＦＴを配置する一方、画素マトリクス部においては、絶縁物１２５を用いた非自己整合プロセス（ノンセルフアライン）によるＬＤＤ構造を備えたＴＦＴを配置する - 特許庁

Since a patterned light blocking film 102 is formed on the rear side of a substrate 101 and used as a photomask for forming a pattern of the gate electrode 103 and a pattern of the source and drain electrodes 108 on the front side of the substrate, the number of photomasks is reduced, and self-alignment between the gate electrode and the source and drain electrodes is carried out, thereby improving the alignment accuracy of these electrodes.例文帳に追加

パターニングされた遮光膜１０２を基板１０１裏面側に形成し、基板表面側に形成されるゲート電極１０３およびソース・ドレイン電極１０８のパターン形成用のフォトマスクとして共用することにより、フォトマスク数が低減されると共に、ゲート電極とソース・ドレイン電極の位置合わせが自己整合的に行われるため互いの合わせ精度が向上する。 - 特許庁

To provide a manufacturing method in which positional alignment accuracy of color filters, and a self-luminous panel device A is insured relating to a flat panel display 100 of full-color display using a filter method having color filters 32e, 32g, 32b which are color filters as pixel part provided on a light-extraction side of the self-luminous panel device.例文帳に追加

発光素子マトリックスとしての自発光型パネルデバイスＡと、この自発光型パネルデバイスの光取り出し側に設けられた画素部となるカラーフィルター３２ｒ・３２ｇ・３２ｂとを有する、フィルター法を用いたフルカラー表示のフラットパネルディスプレイ１００について、カラーフィルターと自発光型パネルデバイスの位置合わせ精度が保証されるフラットパネルディスプレイの製造方法を提供する。 - 特許庁

To accurately form an n-type high-concentration impurity region doped with only n-type impurities and an n-type low-concentration impurity region doped with n-type impurities and p-type impurities, by self-alignment when forming the n-type high-concentration impurity region and the p-type low-concentration impurity region on a semiconductor substrate adjacently to each other.例文帳に追加

半導体基板にｎ型不純物のみを導入したｎ型高濃度不純物領域と型不純物とｐ型不純物とを導入したｎ型低濃度不純物領域と隣接して形成する際、セルフアライメントにより高精度に形成する。 - 特許庁

To provide a light emitting device for reliably performing self-alignment even when electrodes on the side of a substrate are formed by separation with respect to one element to be mounted, and also suppressing a solder ball and the void of the electrode.例文帳に追加

基板側の電極が実装する一つの素子に対して分離して形成している場合であっても、確実にセルフアライメントを行うことができると共にハンダボールの発生を抑制し、また、電極のボイドの発生を抑制することができる発光装置を提供すること。 - 特許庁

Consequently, extension regions 37 and 38 are formed in self-alignment mannar under the first sidewall 6w and the second sidewall 6n with different widths on the upper surface of a semiconductor substrate SB.例文帳に追加

これにより、第１サイドウォール６ｗおよび第２サイドウォール６ｎの形状によって第１サイドウォール６ｗおよび第２サイドウォール６ｎの下部に自己整合的に形成されるエクステンション領域３７、３８の半導体基板ＳＢの上面の幅をそれぞれ異なる長さで形成する。 - 特許庁

To provide a pinch roller capable of stably driving a tape by using a sliding bearing made of a self-lubricant resin and by a sufficient automatic alignment operation, having sufficient durability and being capable of reducing the power consumption of a capstan motor.例文帳に追加

自己潤滑性樹脂製のすべり軸受を用いて、十分な自動調芯作用によりテープを安定して走行させ、十分な耐久性を有し、しかもキャプスタンモータの電力消費量を軽減できるピンチローラ及びピンチローラ装置を提供するものである。 - 特許庁