「System Clock」に関連した英語例文の一覧と使い方(34ページ目) - Weblio英語例文検索

To realize one wire system serial communication system capable of avoiding lowering of transfer rate by realizing communication at the optimal transfer rate in accordance with accuracy of oscillation frequencies of a clock as preventing step out by inserting a synchronization trigger.例文帳に追加

同期トリガを挿入して同期ずれを防止しながら、クロックの発振周波数の精度に合わせた最適な転送レートでの通信を実現して、転送レートの低下を避けることが可能な１線式のシリアル通信方式の実現を課題とする。 - 特許庁

In the case that a channel 0 is a channel for transmitting a master system, a value of the register 9 and a difference 0 of the channel 0 from the storage section 11 are summed and a difference between the sum and a PCR 0 from the storage section 5 is taken to control an operation of a system time clock generating section 19.例文帳に追加

チャンネル０がマスターストリームの場合は、レジスタ９の値と記憶部１１からのチャンネル０の差分値０を加算し、その加算値と記憶部５からのＰＣＲ０の差分をとり、システムタイムクロック発生部１９の動作を制御する。 - 特許庁

And the system has a constitution in which a license management part 105 manages execution or the ends of the applications 108 based on the second system time acquired from the second built-in clock 104 and the use periods set in the applications 108.例文帳に追加

そして、ライセンス管理部１０５が第２内蔵時計１０４から取得される第２システム時間とアプリケーション１０８に設定される使用期間とに基づいて、アプリケーション１０８の実行または終了を管理する構成を特徴とする。 - 特許庁

Based on a difference between the phase of system clocks (SCLK, HSCLK, CK) and the phase of the data strobe signal DQS, the delay detection circuit 18 creates phase difference data P indicating the transmission delay, and supplies the data to the system clock synchronizing circuit 19.例文帳に追加

遅延検出回路（１８）は、システムクロック（ＳＣＬＫ、ＨＳＣＬＫ、ＣＫ）の位相とデータストローブ信号（ＤＱＳ）の位相との差に基づいて伝達遅延を示す位相差データ（Ｐ）を生成してシステムクロック同期化回路（１９）に供給する。 - 特許庁

Since the time can be maintained for each preset channel by using the time of the slave clock 5 for an initial value of the spread code generator, the generator can generate a spreading code at the time coincident for each system even when the time of each system differs.例文帳に追加

このスレーブ時計５の時刻を拡散符号発生器の初期値として用いることにより、各プリセットチャネルごとに時刻を維持することができるため各系の時刻が異なっている場合でも各系に一致した時刻で拡散符号を発生できる。 - 特許庁

To provide a packet exchange device having a function for preventing over spec and reducing the power consumption of the entire device concerning the packet exchange device in a packet exchange network system and a method for controlling rate of system clock therefor.例文帳に追加

パケット交換ネットワークシステムにおけるパケット交換装置において、過剰スペックを防止し、装置全体の消費電力の低減を図る機能を有するパケット交換装置及びそのシステムクロックの速度制御方法を提供することを目的とする。 - 特許庁

To provide a start-stop synchronized type data communication circuit with which a communication rate is automatically set in accordance with a start bit received from a communication opposite party, setting in a baud rate select register is enabled, even when the frequency of a system clock for calculating a baud rate clock is unrecognized and also a wide range of communication rate is supported.例文帳に追加

通信相手から受信するスタート・ビットに応じて、通信レートを自動設定することができ、またボーレート・クロックを算出するシステム・クロックの周波数が未知の場合においても、ボーレート・セレクト・レジスタへの設定が可能で、しかも広い範囲の通信レートをサポートできる調歩同期式データ通信回路を提供する。 - 特許庁

The method and system for network terminal clock synchronization includes: determining each round trip delay time from a master terminal to each slave terminal; and offsetting the clock of each slave terminal by an amount proportional to each determined round trip delay time such that the master terminal and each of the slave terminals have about the same point of reference in time.例文帳に追加

マスター端末からそれぞれのスレーブ端末までの各ラウンド・トリップ遅延時間を確定すること、および、マスター端末およびスレーブ端末のそれぞれが、時間上のほぼ同じ基準点を有するように、それぞれのスレーブ端末のクロックを、確定された各ラウンド・トリップ遅延時間に比例する量だけオフセットさせることを含む。 - 特許庁

This signal processing system is provided with a processor for writing data processed based on a clock signal in a buffer for storing and outputting written data, and for changing the frequency of a clock signal to be supplied to the processor according to the data quantity held by the buffer.例文帳に追加

本発明による信号処理システムは、書き込まれたデータを保持して出力するバッファに対し、クロック信号に基づいて処理したデータを当該バッファに書き込むとともに、バッファが保持しているデータ量に応じて当該プロセッサに供給されるクロック信号の周波数を変更するプロセッサを備える。 - 特許庁

In a transmission system that simultaneously transmits/receives a data signal and a strobe signal to fetch the data signal, the phase difference between a variable delay output C1 of an internal reference clock signal C0 and a strobe signal STB is detected, and a variable delay amount of the reference clock signal C0 is controlled depending on the phase difference.例文帳に追加

データ信号とこの信号を取込むためのストローブ信号とを同時に送受信する伝送方式において、内部基準クロック信号Ｃ０の可変遅延出力Ｃ１とストローブ信号ＳＴＢとの位相差を検出し、この位相差に応じて基準クロック信号Ｃ０の可変遅延量を制御する。 - 特許庁

A frequency spread unit 33 modulates a system clock clks generated from an oscillator 32 with a low frequency signal to obtain clock signal clks and a timing generating circuit 21 applies circuit division processing or the like to the clocks clks to generate timing signals required for a CCD, an analog signal processing circuit and an analog/digital converter circuit or the like.例文帳に追加

発振器３２が発生するシステムクロックclkを周波数拡散器３３において低周波で変調してクロックclksとし、タイミング発生回路２１においてクロックclksを分周等することにより、ＣＣＤ、アナログ信号処理回路、Ａ／Ｄ変換回路などに必要なタイミング信号を生成している。 - 特許庁

The frequency of the system clock outputted from a 27 MHz clock control circuit 226 being a reference of a decoder LSI 224 is fine-adjusted so that a data residual amount is within a reference range in response to a state that a data residual amount of an FIFO memory 222 provided to a pre- stage of the decoder LSI 224 is increased/decreased.例文帳に追加

デコーダＬＳＩ２２４の前段に設けたＦＩＦＯメモリ２２２のデータ残量が増減する状況に応じて、データ残量が基準範囲内となるように、デコーダＬＳＩ２２４の基準となる２７ＭＨｚクロックコントロール回路２２６から出力されるシステムクロックの周波数を微調整する。 - 特許庁

In the portable telephone terminal equipment 1, a control circuit 2 calculates a correction value for satisfying conditions in which a lapse time of a system time extracted by a radio circuit 3 coincides with that of the terminal time generated from a clock counter 18 of a clock circuit 9, and corrects a reference value of a counter 17 based on the calculated correction value.例文帳に追加

携帯電話端末１において、制御回路２は、無線回路３が抽出したシステム時刻の経過時間と、時計回路９の時計カウンタ１８が生成した端末時刻の経過時間とが一致する条件を満たす補正値を算出し、算出した補正値に基づいてカウンタ１７における基準値を補正する。 - 特許庁

The communication device comprises an antenna circuit 2 including a coil, the circuit 3 including the decoding circuit and the clock generation circuit, connected to the antenna circuit 2, and the circuit including the modulation circuit connected to the antenna circuit 2 through a wire of a system different from that of the circuit 3 including the decoding circuit and the clock generation circuit.例文帳に追加

コイルを含むアンテナ回路２と、前記アンテナ回路２に接続する復調回路とクロック生成回路を含む回路３と、前記復調回路とクロック生成回路を含む回路３とは別系統の配線により、前記アンテナ回路２に接続する変調回路を含む回路４と、を有する通信装置。 - 特許庁

In this diagnostic device 10 for the LSI tester, a pattern data is passed through pipe line regulation circuits 23, 27 that are various kinds of function circuits, and a timing generator 28, a clock number counter 1 stops a system clock at timing when the pattern data is held in flip-flops 23a, 27a, 28a in insides thereof, and stops the whole of the LSI tester 20.例文帳に追加

ＬＳＩテスタの診断装置１０は、パターンデータが各種の機能回路であるパイプライン調整回路２３，２７、タイミングジェネレータ２８を通過し、これらの内部のフリップフロップ２３ａ，２７ａ，２８ａにパターンデータが保持されたタイミングで、クロック数カウンタ１がシステムクロックを停止させ、ＬＳＩテスタ２０の全体を停止させる。 - 特許庁

The simple server 14 corrects the received hour/minute/second values by the received delay correction value and sets the corrected hour/minute/second values to the self-internal clock, and transmits the hour/minute/second values shown by the internal clock to each parking fee adjustment machine 11 and each parking ticket issuing machine 13 in the parking lot management system 2.例文帳に追加

簡易サーバ１４は、受信した時分秒値を、受信した遅延補正値により補正し、補正した時分秒値を自己の内部時計に設定した後、この内部時計が示す時分秒値を駐車場管理システム２における各駐車料金精算機１１および各駐車券発行機１３に送信する。 - 特許庁

In this communication system, a synchronization master unit 12 generates a synchronous control frame at t1 timing, stands by for a time A1, starts transmission of the synchronous control frame at t2 timing when the value of a clock counter register becomes "0", and resets the clock counter register at t3 timing when the transmission of the synchronous control frame has been completed.例文帳に追加

同期マスタ装置１２は、ｔ１のタイミングにおいて、同期制御フレームを生成し、時間Ａ１の間待機し、クロックカウンタレジスタの値が「０」になったｔ２のタイミングにおいて、同期制御フレームを送信開始し、同期制御フレームの送信が完了したｔ３のタイミングにおいて、クロックカウンタレジスタをリセットする。 - 特許庁

To provide a reset control circuit and a reset control method which allows a reset operation to be properly performed, in particular, in abnormality in a system including a clock synchronizing circuit when a clock signal stops or the cycle is long in contrast with a reset response requested for the detection of an abnormal status.例文帳に追加

クロック同期回路を含むシステム、特に、異常時のリセット動作について、クロック信号が、停止している場合や、異常状態の検出に対して要求されるリセット応答に比してその周期が長い場合に適切にリセット動作を行うことができるリセット制御回路、及びリセット制御方法の提供を目的とする。 - 特許庁

The information processor is provided with a clock control function for reducing the frequency of a VRAM control clock to a value capable of executing a display access when an access to a VRAM 24 is continued for fixed time and only a display access is executed or switching to a power down mode is generated by a power management function included in an operating system.例文帳に追加

ＶＲＡＭ２４へのアクセスが一定時間継続して表示アクセスのみになったとき、あるいは、オペレーティングシステムのもつパワーマネージメント機能によってパワーダウンモードへの切り替えが発生したとき、ＶＲＡＭ制御クロックの周波数を表示アクセスが可能な程度の値に落すクロック制御機能を備える。 - 特許庁

The drive system of the display is provided with a plurality of synchronous read/write memories which are made to be a buffer for access to the frame, an image signal generator which processes a digital image, a clock controller which is used as a memory and performs clock control, and a plurality of data drivers which receive the image data and display the same on the display.例文帳に追加

このディスプレイの駆動システムはフレームにアクセスするバッファとされる複数の同期読み書きメモリと、ディジタル画像を処理する画像信号ジェネレータと、メモリとして使用されると共にクロックコントロールを行なうクロックコントローラと、画像データを受け取りディスプレイに表示させる複数のデータドライバと、を具えている。 - 特許庁

The data transmission reception system is provided, which can reproduce the data in a receiver clock control mode, when deviation in the clocks between a reproduction apparatus and an amplifier is within a prescribed range, even if the data contain the audio data and the video data, when the amplifier having been in operation in the receiver clock control mode is connected to the reproducing apparatus.例文帳に追加

受信装置クロック制御モードで動作したことのある増幅装置が接続された場合、音声データと映像データとを含むデータであっても、再生装置と増幅装置とのクロックのずれが、所定の範囲内であれば、受信装置クロック制御モードで再生することができるデータ送受信システムを提供する。 - 特許庁

A digital camera 2 is comprised of a capacity detection circuit 44 for detecting capacity of image data stored in SDRAM43, and a clock control circuit 54 for controlling a storage speed of image data in a memory card 51 by changing frequency of a system clock based on a detection result of the capacity detection circuit 44.例文帳に追加

デジタルカメラ２は、動画撮影時に、ＳＤＲＡＭ４３に記録されている画像データの容量を検出する容量検出回路４４と、容量検出回路４４の検出結果に基づいて、システムクロックの周波数を変化させることで、メモリカード５１への画像データの記憶速度を制御するクロック制御回路５４とを備える。 - 特許庁

A computer apparatus has a timer 5 capable of setting an arbitrary time, sets the timer 5 when an OS (operating system) starts up an interrupt handler 2, makes a CPU 1 change the clock frequency to be higher and quickly execute response processing from the start up of the handler 2, and makes the CPU 1 lower the clock frequency, when the timer 5 has expired.例文帳に追加

任意の時刻を設定できるタイマ５を設け、ＯＳ４が、割り込みハンドラ２の起動時に、タイマ５をセットし、かつＣＰＵ１に対してクロック周波数を高く変更し、割り込みハンドラ２起動以降の応答処理を早く実行させ、またタイマ５のエクスパイア時にＣＰＵ１に対してクロック周波数を低く変更する。 - 特許庁

To provide a reset control circuit and a reset control method for properly operating a reset operation in abnormality in a system including a clock synchronizing circuit when a clock signal stops, or the cycle is long in contrast with a reset response requested for the detection of an abnormal status.例文帳に追加

クロック同期回路を含むシステム、特に、異常時のリセット動作について、クロック信号が、停止している場合や、異常状態の検出に対して要求されるリセット応答に比してその周期が長い場合に適切にリセット動作を行うことができるリセット制御回路、及びリセット制御方法の提供を目的とする。 - 特許庁

Also, according to execution states of tasks 201 to 203, a power consumption management unit 4 of the operating system 10 refers to the peripheral device usage information J1 and the semaphore 3 to instruct clock supply control circuits 111 to 113 which control clock supply to the peripheral devices 101 to 103 to supply or cut off clocks.例文帳に追加

また、オペレーティングシステム１０の電力消費管理部４が、タスク２０１〜２０３の実行状況に応じて、ペリフェラルデバイス使用情報Ｊ１およびセマフォ３を参照して、ペリフェラルデバイス１０１〜１０３へのクロック供給を制御するクロック供給制御回路１１１〜１１３へ、クロックの供給または遮断を指示する。 - 特許庁

Also, the data reception shift clock (S201) is made a data transmission shift clock (S201), and serial data (S203) from a data transmission shift register 7 are transmitted by a transmission control circuit 5 by transmitting data with a duty cycle opposite to that in a communication system, whereby data with a normal duty cycle can be transmitted to a communication device on the other end.例文帳に追加

また、このデータ受信シフトクロック（Ｓ２０１）をデータ送信シフトクロック（Ｓ２０１）としてデータ送信シフトレジスタ７からのシリアルデータ（Ｓ２０３）を送信制御回路５で通信システム上とは逆のデューティ比をもったデータを送信することで、相手側通信装置に正常なデューティ比をもったデータを送信できる。 - 特許庁

Since such an image processing clock generating means 12 and a control/modulation means 14 for semiconductor lasers LD1, LD2 are incorporated in one IC circuit 1, parts for interfacing an electrical system and an optical system can be collected on the periphery of a write optical part resulting in a small and inexpensive imaging system advantageous for taking measures against EMI.例文帳に追加

このような画像処理クロック生成手段１２と半導体レーザＬＤ１，ＬＤ２に対する制御・変調手段１４とを１つのＩＣ回路１内に有するので、書込光学部品の周辺に電装系と光学系とのインタフェースを行なう部品をまとめられ、小型・低廉でＥＭＩ対策上も有利となる。 - 特許庁

A system records a video signal for recording inputted in an A/D conversion processing part 18a on a recording medium according to a clock for recording generated in a recording system synchronous control part 42 and outputs the video signal recorded on the recording medium to the outside according to a reproduction system synchronous control part 44.例文帳に追加

Ａ／Ｄ変換処理部１８ａに入力された記録用ビデオ信号を記録系同期制御部４２で生成される記録用クロックに従って記録媒体に記録するとともに、記録媒体に記録されたビデオ信号を再生系同期制御部４４に従って外部に出力するシステムである。 - 特許庁

An optimizing procedure is executed by a calibration phase called by a user or the system at every time when an alteration such as addition or deletion of slave stations 11-2 to 11-N, change of data/clock lines, and some alteration possibly affecting electric characteristics and timing characteristics of the two-wire type communication system is introduced into the system.例文帳に追加

最適化手順は、スレーブ・ステーションの追加または削除、データ/クロックラインの変更、もしくは２線式通信システムの電気的特性およびタイミング特性に影響する可能性がある何らかの変更などの変更が、システムに導入されるたびに、ユーザまたはシステムによって呼び出される校正フェーズで実行される。 - 特許庁

To stabilize an operation by securely suppressing variation in ground connection and power source voltage accompanying the clock synchronizing operation of a DAS component in each of a plularity of detector blocks in an X-ray detector system.例文帳に追加

Ｘ線検出器システムにおいて、複数の検出器ブロックそれぞれにおけるＤＡＳ部品のクロック同期動作に伴うアース及び電源電圧の変動を確実に抑制して動作の安定化を図る。 - 特許庁

The moving printed paper 3 is received by a delivery conveying system 50 and the printed paper 3 is further conveyed in the conveying direction F in order to feed them at a clock in synchronization with the collection conveyor 10.例文帳に追加

移動する印刷枚葉紙３が排出搬送システム５０によって引き取られ、印刷枚葉紙３を収集コンベヤ１０に同期したクロックで供給するために搬送方向Ｆへさらに搬送され。 - 特許庁

To provide "a transmission system, a transmitter, a receiver and a clock control method" capable of appropriately preventing reproduction omission and temporary stop of reproduction on the reception side on a communication network.例文帳に追加

通信ネットワーク上の受信側における再生欠落や再生の一時停止を適切に防止することが可能な「伝送システム、送信装置、受信装置及びクロック制御方法」を提供する。 - 特許庁

A PES (Packetized Elementary Stream) generating circuit 2 outputs the inputted ES data 9 and the time stamp 4 as PES data 5 added with time stamp information by a system time code 8 and an operation B clock 7.例文帳に追加

ＰＥＳ生成回路２は入力したＥＳデータ９およびＥＳ生成タイムスタンプ４をシステムタイムコード８と動作Ｂクロック７によりタイムスタンプ情報が付加されたＰＥＳデータ５として出力する。 - 特許庁

The non-contact medium 1 acts at a neighboring type mode, capable of ensuring a wide communication area by acting the body at a low-speed action clock and stopping the CPU 31 at use in the neighboring type system.例文帳に追加

一方、近傍型システムでの使用時には本体を低速の動作クロックで動作させるとともにＣＰＵ３１を停止させて、広い通信エリアを確保することができる近傍型モードで動作する。 - 特許庁

In a control part 56, system switching is instructed through a control bus 33 or an individual control signal line, when the failure of the clock distributing part itself or the disconnected state of the cable is detected.例文帳に追加

制御部５６では、これに対して制御バス３３、あるいはクロック分配部自体の故障またはケーブルの断状態が検出されたときは個別制御信号線を介し系切替を指示する。 - 特許庁

To provide an image processing system capable of changing the frequency of a clock to be inputted to a data processing part for controlling a printing speed and print image quality by license information.例文帳に追加

ライセンス情報によって印刷スピードや印字画質の制御を行うデータ処理部に入力するクロックの周波数を変更することが可能な画像処理システムを提供することを目的とする。 - 特許庁

To keep the deviation between the clock of a slave device and that of a master device within a desired time range in a system in which the master device and slave device are connected to each other through a circuit network using the D channel of the ISDN.例文帳に追加

マスタ装置とスレーブ装置がＩＳＤＮのＤチャンネルを用いた回線網で接続されたシステムにおいて、スレーブ装置の時計とマスタ装置の時計とのずれを所望の時間範囲内に収める。 - 特許庁

Then if the RTC circuit 19 transfers from the operation mode to the sleep mode, for example, a frequency of the clock signal is 32 KHz and is not changed to improve the measurement accuracy of the system timer.例文帳に追加

これにより、例えば運転モードからスリープモードに移行してもカウントするクロック信号の周波数が３２ＫＨｚで変更されないので、システムタイマの計測精度を向上できるようになる。 - 特許庁

To provide a communication method which provides an error detecting means of a physical layer and can be used in an environment (system) in which a clock is not stable in an asynchronous communication using Manchester code.例文帳に追加

マンチェスタ符号を用いた調歩同期通信において物理層の誤り検出手段を提供し、クロックが安定しない環境（システム）での使用が可能となる通信方法を提案する。 - 特許庁

To provide a reproducing apparatus and a reproduction method, which realize fast video display by performing display control by a system time clock with respect to VOBU_STILL which is a reproducing mode specific to DVD-Video.例文帳に追加

ＤＶＤ−Ｖｉｄｅｏ特有の再生モードであるＶＯＢＵ＿ＳＴＩＬＬに対してシステムタイムクロックによる表示制御を行うことで、迅速な映像表示を可能とする再生装置及び再生方法を提供する。 - 特許庁

METHOD FOR ADJUSTING TIME OF TOKEN FOR GENERATING ONE-TIME PASSWORD OF TIME SYNCHRONOUS SYSTEM, TOKEN PROVIDED WITH FUNCTION FOR SECURELY CORRECTING CLOCK TIME, AND SERVER FOR GENERATING MESSAGE FOR CORRECTING TOKEN TIME例文帳に追加

時刻同期方式のワンタイムパスワードを生成するトークンの時刻を合わせる方法、時計の時刻をセキュアに修正する機能を備えたトークン、及び、トークンの時刻を修正するためのメッセージを生成するサーバ - 特許庁

To achieve power saving in an incorporated system by setting a clock frequency of a CPU to a necessary minimum value even when a plurality of applications overlap to use hardware resources.例文帳に追加

複数のアプリケーションが重複してハードウェア資源を使用する場合にあっても、ＣＰＵのクロック周波数を必要最小限の値に設定することにより、組み込みシステムの省電力化を図る。 - 特許庁

Data taking-in sections 22 and 23 take in external data in response to a write trigger signal, respectively output the taken in data, and output a write-enable signal synchronized with a system clock signal.例文帳に追加

データ取り込み部２２，２３は、書き込みトリガ信号に応じて外部データを取り込みそれぞれ取り込みデータを出力するとともに、システムクロック信号に同期したライトイネーブル信号を出力する。 - 特許庁

The system is provided with a counter 40 for generating output data expressing the bank switching addresses A10 to A14 of a bank memory 50 on the basis of a clock CLK inputted from a main CPU 10.例文帳に追加

メインＣＰＵ１０から入力されるクロックＣＬＫに基づいて、バンクメモリ５０のバンク切替用アドレスＡ１０〜Ａ１４を表す出力データを生成するカウンタ４０を備えた構成とする。 - 特許庁

To provide a dot clock reproducing device capable of always outputting the optimum timing of an analog-to-digital conversion without depending on the timing of an analog video signal in a liquid crystal display device of an analog interface system.例文帳に追加

アナログ・インターフェイス方式の液晶ディスプレイにおいて、アナログ映像信号のタイミングに因らず、常に最適なアナログ・デジタル変換タイミングを出力できるドットクロック再生装置をを提供する。 - 特許庁