「Transistor」に関連した英語例文の一覧と使い方(649ページ目) - Weblio英語例文検索

An optoelectrical converting part composed of plural optoelectrical converting elements, signal amplifier circuit composed of a thin film transistor for amplifying signals from the optoelectrical conversion part, signal holding circuit for holding signals from the signal amplifier part and signal output circuit for successively reading signals out of the signal holding circuit and outputting them from a common output line are formed on the same insulated substrate.例文帳に追加

複数の光電変換素子からなる光電変換部と、光電変換部からの信号を増幅する薄膜トランジスタからなる信号増幅回路と、信号増幅回路からの信号を保持する信号保持回路と、信号保持回路から信号を順次読み出し共通出力線から出力する信号出力回路とを、同一の絶縁性基板上に形成する。 - 特許庁

A cooler for a power element 11 is provided with the cooling fins 12 formed by extruding pure aluminum, a power transistor 16 provided so as to be contacted on the cooling fins 12, and an attaching member 13 attached to the cooling fins 12 and made of resin for attaching a part to be attached.例文帳に追加

本発明のパワー素子の冷却装置１１は、純アルミを押し出し加工することにより形成された冷却フィン１２を備え、この冷却フィン１２に当接するように設けられたパワートランジスタ１６を備え、そして、冷却フィン１２に取り付けられ被取付部品に取り付けるためのものであって樹脂で形成された取付部材１３を備えるように構成されている。 - 特許庁

This erasing method performs writing and erasure and then writing and erasure at least once or several times, after the erasure as operation for erasure which can improves the convergence of an erasure Vth of a memory transistor, including charge storage means which are made discrete in plane in a gate insulating film interposed of a channel formation region and a gate electrode of a semiconductor.例文帳に追加

半導体のチャネル形成領域とゲート電極との間に介在するゲート絶縁膜内に平面的に離散化された電荷蓄積手段を含むメモリトランジスタに対し、その消去Ｖthの収束性向上ができる消去時のオペレーションとして、書き込み−消去、消去後に少なくとも１回の書き込み−消去、または複数回の書き込み−消去を行う。 - 特許庁

In the semiconductor device including complementary field effect transistors, a p-type impurity diffusion region 5a to become an emitter electrode of a parasitically formed bipolar transistor and an n-type impurity diffusion region 3 electrically connected to a power supply line 14 are connected by connection wiring 40 formed of a high-melting point metal silicide having n-type impurities.例文帳に追加

相補型電界効果型トランジスタを含む半導体装置において、寄生的に形成されるバイポーラトランジスタのエミッタ電極となるｐ型不純物拡散領域５ａと、電源供給線１４と電気的に接続されているｎ型不純物拡散領域３とを、ｎ型不純物を有する高融点金属シリサイドからなる接続配線４０により接続する。 - 特許庁

The p-type MIS transistor PTr includes a first gate insulating film 13a formed on a first active region 10a of the semiconductor substrate 10, and a first gate electrode 14A composed of a first metal film 14a formed on the first gate insulating film 13a, and a first silicon film 15a formed on the first metal film 14a.例文帳に追加

ｐ型ＭＩＳトランジスタＰＴｒは、半導体基板１０における第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成され第１の金属膜１４ａ及び第１の金属膜１４ａ上に形成された第１のシリコン膜１５ａからなる第１のゲート電極１４Ａとを備えている。 - 特許庁

The ion sensor is comprises an ion responsive field effect transistor (ISFET) 10, having a gate electrode for taking out the back gate photocurrent Ibp generated in between a back gate B and a source S and between the back gate B and the drain D, and photocurrents Isp and Idp generated in the source S or the drain D are corrected by using the back gate photocurrent Ibp.例文帳に追加

バックゲートＢとソースＳとの間、およびバックゲートＢとドレインＤとの間に発生するバックゲート光電流Ｉｂｐを取り出すためのゲート電極Ｇを持つイオン感応性電界効果トタンジスタ（ＩＳＦＥＴ）１０よりなるイオンセンサであって、バックゲート光電流Ｉｂｐを用いて、ソースＳやドレインＤにおいて発生する光電流Ｉｓｐ，Ｉｄｐを補正することを特徴とする。 - 特許庁

The flat panel display wiring and electrode using the TFT transistor that scarcely generates thermal defects and is excellent in the surface state including the copper alloy thin film having a composition containing calcium of 0.001 to 0.5 atom% and silver of 0.002 to 1.0 atom% and the remaining portion including copper and unavoidable impurities and the sputtering target for forming them are provided.例文帳に追加

Ｃａ：０．００１〜０．５原子％を含有し、さらにＡｇ：０．００２〜１．０原子％を含有し、残部がＣｕおよび不可避不純物からなる組成を有する銅合金薄膜からなる熱欠陥発生が少なくかつ表面状態の良好なＴＦＴトランジスターを用いたフラットパネルディスプレイ用配線および電極、並びにこれらを形成するためのスパッタリングターゲット。 - 特許庁

The manufacturing method comprises a first step for providing a memory formed of a transistor and a ferroelectric capacitor, a second step for executing a wafer level function test on the memory, a third step for annealing the memory at a temperature not lower than Curie temperature of a ferroelectric material, and a fourth step for packaging the ferroelectric memory.例文帳に追加

トランジスタと強誘電体キャパシタとからなるメモリ素子を提供する第１ステップと、前記メモリ素子にウェーハレベルテスト（ｗａｆｅｒ ｌｅｖｅｌ ｆｕｎｃｔｉｏｎ ｔｅｓｔ）を実施する第２ステップと、前記メモリ素子を強誘電体物質のキュリー温度（Ｃｕｒｉｅ ｔｅｍｐｅｒａｔｕｒｅ）以上でアニールする第３ステップと、パッケージング（ｐａｃｋａｇｉｎｇ）工程を実施する第４ステップとを含んでなる。 - 特許庁

A MOS transistor Q11 is designed to output a reverse phase output signal superposed on a DC voltage from the drain thereof into a first DC level converter 11 when a single phase input signal is inputted to the gate thereof, and to output an in-phase output signal superposed on the DC voltage from the source thereof into a second DC level converter 12.例文帳に追加

ＭＯＳトランジスタＱ１１は、ゲートに単相の入力信号が入力されると、そのドレインからは直流電圧に重畳された逆相出力信号が出力されて第１ＤＣレベル変換器１１に供給され、そのソースからは直流電圧に重畳された同相出力信号が出力されて第２ＤＣレベル変換器１２に供給されるようになっている。 - 特許庁

A diode 42a is connected between a well electrode 17 and a cathode terminal 31, and a MOSFET 41 is connected between the cathode electrode 18 and cathode terminal 31, so that this device operates as a thyristor when a current flowing between the anode terminal 32 and the cathode terminal 31 has small current density and as a bipolar transistor when the current has large current density.例文帳に追加

ウェル電極１７とカソード端子３１との間にダイオード４２ａを接続し、カソード電極１８とカソード端子３１との間にＭＯＳＦＥＴ４１を接続することによって、アノード端子３２とカソード端子３１との間を流れる電流の電流密度が小さいときにはサイリスタとして動作し、電流密度が大きいときにはバイポーラトランジスタとして動作する。 - 特許庁

An interpolation capacitor C112 is formed with a compounded capacitor of a capacitor formed between a first wiring layer 123 constituting a gate electrode of a transistor 111 and a polysilicon layer 126 as a semiconductor layer, a capacitor formed between the polysilicon layer and a second wiring layer 128, and a capacitor formed between the second wiring layer 128 and a third wiring layer 130.例文帳に追加

補間容量Ｃ１１２は、トランジスタ１１１のゲート電極を形成する第１配線層１２３と半導体層であるポリシリコン層１２６との間に形成される容量、ポリシリコン層と第２配線層１２８との間に形成される容量、さらに第２配線層１２８と第３配線層１３０との間に形成される容量の合成容量により形成されている。 - 特許庁

A display device comprises: an insulating substrate; data wiring that is formed on the insulating substrate and includes a conductive film; a thin film transistor that has at least one source electrode electrically connected to the conductive film and a drain electrode formed along the circumference of the source electrode and spaced from the source electrode; and a pixel electrode that is electrically connected to the conductive film.例文帳に追加

表示装置は、絶縁基板と；絶縁基板上に形成され、導電膜を含むデータ配線と；導電膜と電気的に接続されている少なくとも１つのソース電極と、ソース電極と離間するようにソース電極の周縁に沿って形成されているドレイン電極とを含む薄膜トランジスタと；導電膜と電気的に接続されている画素電極とを含むことを特徴とする。 - 特許庁

The NMOS transistor non-volatile semiconductor memory includes: first and second n-type diffusion layers 21, 22 formed as a source and a drain in a p-type silicon layer 20; a gate electrode 50 formed on a channel region CNL between the first and second n-type diffusion layers 21, 22 via an insulating film 30; and the charge storage layer 40 formed in the insulating film 30.例文帳に追加

ＮＭＯＳトランジスタ型の不揮発性半導体メモリは、Ｐ型シリコン層２０中にソース／ドレインとして形成された第１及び第２Ｎ型拡散層２１，２２と、第１及び第２Ｎ型拡散層２１，２２に挟まれたチャネル領域ＣＮＬ上に絶縁膜３０を介して形成されたゲート電極５０と、その絶縁膜３０中に形成された電荷蓄積層４０とを備える。 - 特許庁

The semiconductor device has a channel region of a transistor which is formed in the predetermined region of a silicon layer 103 formed on an insulating film 102, a gate electrode 116 formed on the channel region via a gate insulating film, and a source region S/drain region D positioned on the outside of the channel region and formed in the silicon layer whose film thickness is larger than the film thickness of the channel region.例文帳に追加

半導体装置は、絶縁膜１０２上に形成されたシリコン層１０３の所定領域に形成されたトランジスタのチャネル領域と、このチャネル領域の上にゲート絶縁膜を介して形成されたゲート電極１１６と、前記チャネル領域の外側に位置し、前記チャネル領域よりも膜厚の厚いシリコン層に形成されたソース領域Ｓ・ドレイン領域Ｄとを備える。 - 特許庁

The transistor comprises a semiconductor substrate of first conductivity type, a collector layer of first conductivity type that is formed on the semiconductor substrate and is lower in impurity concentration than the semiconductor substrate, a base layer of second conductivity type that is formed on the collector layer, and emitter layer of first conductivity type that is formed on the base layer, and a conductivity film covering the sides of the collector layer and the base layer.例文帳に追加

第１導電型の半導体基板と、半導体基板の上に形成され、半導体基板より不純物濃度が低い第１導電型のコレクタ層と、コレクタ層の上に形成される第２導電型のベース層と、ベース層の上に形成される第１導電型のエミッタ層と、コレクタ層及びベース層の側面を覆う導電性膜とを有することを特徴とする。 - 特許庁

Further, since a second resistor R12 and a second capacitor C12 connected in parallel with a second inductor L12 can adjust the amplification factor at the transmission frequency band of the video signal, the adjustable range of the amplification factor can be extended more in comparison with a conventional example wherein the amplification factor is adjusted by the resistance of the resistor connected to an emitter of a bipolar transistor.例文帳に追加

さらに、第２のインダクタＬ１２に並列接続された第２の抵抗Ｒ１２と第２のコンデンサＣ１２によって映像信号の伝送周波数帯域における増幅度を調整することができるから、バイポーラトランジスタのエミッタに接続された抵抗の抵抗値で増幅度を調整していた従来例に比べて増幅度の調整幅を拡大することが可能となる。 - 特許庁

First microphotoetching (MPE) is carried out for a first metal layer formed on a transparent insulation substrate to form a ridge-shaped block having a gate electrode structure and first and second slanting surface sides, a first insulation layer is formed, and their surfaces are covered; and a pattern of a semiconductor layer is formed on the surface of the first insulation layer to obtain a channel area of a thin film transistor.例文帳に追加

透明絶縁基板に形成した第1金属層に対して第1マイクロフォトエッチング(MPE)を行ない、ゲート電極構造及び第1傾斜面側辺と第2傾斜面側辺を有する尾根状ブロックとを形成し、第1絶縁層を形成してこれらの表面を被覆し、該第1絶縁層の表面に半導体層のパターンを形成して薄膜トランジスタのチャネルエリアとする。 - 特許庁

During the course in which the detection temperature of a thermistor TH1 rises upto a first temperature T1, the current from a differential amplifier 42 to an action point "a" decreases gradually and an error voltage Ve increases gradually, and a clock signal in which an On duty increases gradually is outputted from a PWM comparator 40 to an NMOS transistor 34 and, a forward current supplied to an LED 32 increases linearly.例文帳に追加

サーミスタＴＨ１の検出温度が第１の温度Ｔ１まで上昇する過程では、差動増幅器４２から作用点ａへの電流が順次減少し、誤差電圧Ｖｅが順次高くなり、ＰＷＭコンパレータ４０からＮＭＯＳトランジスタ３４に対して、オンデューティが順次大きくなるクロック信号が出力され、ＬＥＤ３２に供給されるフォワード電流がリニアに増加する。 - 特許庁

By comparing a reference potential in the band gap reference for the band gap reference circuit 10 and the output of the Vth difference reference circuit 11 by a comparator and controlling a transistor 14 acting as a switch, the reference potential in the band gap reference is raised, starting of the band gap reference circuit 10 is made earlier, and the occurrence of the deadlock in the band gap reference circuit, is prevented.例文帳に追加

バンドギャップリファレンス回路１０のバンドギャップリファレンス内基準電位とＶｔｈ差リファレンス回路１１の出力とを比較器で対比し、スイッチとして動作するトランジスタ１４を制御することで、バンドギャップリファレンス内基準電位を上昇させ、バンドギャップリファレンス回路１０の立ち上がりを早めると共に、バンドギャップリファレンス回路のデッドロック発生を防止する。 - 特許庁

To provide the manufacturing method of a semiconductor device for preventing the characteristics deterioration of a single crystal Si thin film transistor, which is generated from the surface roughness of a surface (separated surface) separated in a hydrogen pouring surface upon transferring, by forming the single crystal Si (silicon) thin film device on an insulating substrate of glass or the like through the transferring employing Smart-Cut (R) method.例文帳に追加

ガラス等の絶縁基板上にＳｍａｒｔ−Ｃｕｔ（登録商標）法を用いて単結晶Ｓｉ（シリコン）薄膜デバイスを転写により形成し、転写のときに水素注入面において剥離した面（剥離面）の表面荒れから生じる単結晶Ｓｉ薄膜トランジスタの特性劣化を防止するための半導体装置の製造方法を提供する。 - 特許庁

The photoelectric converter includes: a photo diode 5 as a photoelectric conversion part having a photoelectric conversion region and an n-type layer 3 functioning as a charge storage region wherein charges generated in the photoelectric conversion region are stored; and a transfer transistor which is disposed between the photo diode 5 and a floating diffusion region 6 and transfers signal charges stored in the n-type layer 3 to the floating diffusion region 6.例文帳に追加

光電変換領域と、前記光電変換領域で生じた電荷を蓄積する電荷蓄積領域として機能するｎ型層３と、を有する光電変換部としてのフォトダイオード５と、フォトダイオード５と浮遊拡散領域６との間に配置され、ｎ型層３に蓄積された信号電荷を浮遊拡散領域６に転送する転送トランジスタと、を備える。 - 特許庁

A microcomputer 71 identify a voltage level caused at connection point of a transistor(TR) 66 and the resistor 69 while the TR 66 is conductive and TRs 67, 68 are nonconductive to receive a 1st pulse signal sent from a transmission reception section 41 and allows the transmission reception section 41 to transmit a 2nd pulse signal by turning on/off while the TRs 67, 68 are nonconductive.例文帳に追加

マイコン７１は、トランジスタ６６をＯＮ、トランジスタ６７，６８をＯＦＦした状態で、トランジスタ６６と抵抗６９の接続箇所に生じる電圧レベルを識別することによって送受信部４１から送信される第１パルス信号を受信すると共に、トランジスタ６７，６８をＯＦＦした状態でトランジスタ６６をＯＮ／ＯＦＦさせることにより送受信部４１に第２パルス信号を送信する。 - 特許庁

To provide a method of manufacturing a semiconductor device which can conduct stress relaxation at trench corners without reducing the area of an active region or the transistor width or stably form the resistance of a semiconductor substrate or a well of opposite conductivity type from that of the semiconductor substrate, in element isolation using an STI (shallow trench isolation) method.例文帳に追加

ＳＴＩ法（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いた素子分離において、トレンチコーナー部の応力緩和を、アクティブ領域の面積及びトランジスタ幅を減少させること無く実施でき、或いは、半導体基板または半導体基板と導電型が逆タイプのウエルの抵抗を安定に形成できる半導体装置の製造方法を提供する。 - 特許庁

In manufacture of a semiconductor device having a transistor using an oxide semiconductor for a channel formation region, after an oxide semiconductor film is formed, a conductive film using metal, a metal compound, or an alloy that can absorb or adsorb moisture, a hydroxy group, or hydrogen etc., is formed so as to overlap with the oxide semiconductor film sandwiching an insulating film in between.例文帳に追加

酸化物半導体をチャネル形成領域に用いたトランジスタを有する半導体装置の作製において、酸化物半導体膜を形成した後、水分、ヒドロキシ基、または水素などを吸蔵或いは吸着することができる金属、金属化合物または合金を用いた導電膜を、絶縁膜を間に挟んで酸化物半導体膜と重なるように形成する。 - 特許庁

The heterojunction field effect transistor comprises a nitride semiconductor layer including a barrier layer 4 and a cap layer 5 formed thereon, a gate electrode 10 provided on the nitride semiconductor layer so that the lower part is buried therein, and a drain electrode 8 and a source electrode 9 provided, respectively, on both sides of the gate electrode 10 with a space between one other.例文帳に追加

本発明のヘテロ接合電界効果型トランジスタは、バリア層４及びバリア層４上に形成されたキャップ層５を含む窒化物半導体層と、前記窒化物半導体層に下部を埋没するようにして窒化物半導体層上に設けられたゲート電極１０と、ゲート電極１０の両側に離間して夫々設けられたドレイン電極８及びソース電極９とを備える。 - 特許庁

A transistor having a junction region is formed on a semiconductor substrate, and before forming a contact plug on the junction region, arsenic (As) with the small diffusivity of heat is implanted into the junction region in a plug ion implantation process and ohmic contact is formed to form a shallow junction.例文帳に追加

半導体基板上に接合領域を有するトランジスタを形成し、接合領域上にコンタクトプラグを形成する前にプラグイオン注入工程で熱に対する拡散性(diffusivity)が小さな砒素(As)を接合領域に注入し、オーミックコンタクトを形成することにより、浅い接合(Shallowjunction)を形成すると共に高いブレークダウン電圧の特性、低い漏洩電流特性及び優れたオーミックコンタクト特性を得ることができる。 - 特許庁

A νMOS transistor circuit has a plurality of signal input electrodes 5 making capacitive coupling, through an insulation film, with a floating gate electrode 3, i.e., the gate electrode of a CMOS circuit formed on an Si substrate 1, wherein the plurality of signal input electrodes 5 are formed on the Si substrate.例文帳に追加

Ｓｉ基板１上に形成されたＣＭＯＳ回路のゲート電極をフローティングゲート電極３とし、フローティングゲート電極３と絶縁膜を介して容量結合する複数の信号入力用電極５を備えたνＭＯＳトランジスタ回路において、複数の信号入力用電極５を該Ｓｉ基板上に形成したことを特徴とするνＭＯＳトランジスタ回路を構成する。 - 特許庁

The semiconductor device includes: a semiconductor layer formed on a semiconductor substrate; a transistor having a source-drain region and a channel region in the semiconductor layer; and an insulating film formed on a lower side of the channel region between the semiconductor substrate and the semiconductor layer, and including stress generating distortion in the channel region.例文帳に追加

本発明の一態様に係る半導体装置は、半導体基板上に形成された半導体層と、前記半導体層内にソース・ドレイン領域およびチャネル領域を有するトランジスタと、前記半導体基板と前記半導体層の間の、前記チャネル領域の下方に形成され、前記チャネル領域に歪みを発生させる応力を内包した絶縁膜と、を備える。 - 特許庁

By providing such a lifetime control region 13 as a current amplification factor in a transistor structure of pnp structure or npn structure which is formed by the n^++-type semiconductor region 1; the p^+-type semiconductor region 2 and the n^++-type semiconductor regions 3, 4 can be lowered, and the withstand pressure of the bidirectional planer-type diode can be raised.例文帳に追加

このようなライフタイム制御領域１３を設けたことにより、ｎ^＋＋型半導体領域１と、ｐ^＋型半導体領域２と、ｎ^＋＋型半導体領域３，４とにより形成されるｐｎｐ構造あるいはｎｐｎ構造のトランジスタ構造での電流増幅率を下げることができるので、双方向プレーナ型ダイオードの耐圧を向上させることができる。 - 特許庁

When engine speed detected by an engine speed detection sensor 49 is above a set engine speed, energizing time to a PTC type heater 42 to be a heater for auto choke is made to be performed by a pulse control of a transistor 47 by a microcomputer 46, external resistance for regulating voltage to the heater for auto choke conventionally used can be unnecessitated.例文帳に追加

マイコン４６により、回転数検出センサー４９によって検出されたエンジン回転数が設定回転数以上のとき、オートチョーク用ヒータであるＰＴＣ型ヒータ４２への通電時間をトランジスタ４７のパルス制御によって行わせるようにしたので、従来用いられていたオートチョーク用ヒータへの電圧を調整する外部抵抗を不要とすることができる。 - 特許庁

The thin film transistor T includes: a silicon nanowire 102 that is positioned on a substrate 100 and has a central portion and both side portions; a gate electrode 114 that is positioned above the central portion; and a source electrode 110 and a drain electrode 112 separated from the source electrode 110, which are electrically connected to the silicon nanowire 102 and are positioned above the respective side portions.例文帳に追加

本発明は、基板１００上に位置して、中央部と両側部を有するシリコンナノワイヤー１０２と、前記中央部上に位置するゲート電極１１４と、前記シリコンナノワイヤー１０２と電気的に連結され、前記両側部各々に位置するソース電極１１０及び前記ソース電極１１０と離隔されるように位置するドレイン電極１１２を含む薄膜トランジスタＴを提供する。 - 特許庁

It starts to oscillate by a ring oscillator 5 constituted of a MOS transistor circuit using input voltage as bias voltage, and when the output voltage reaches specified voltage, it switches the drive signal of a switching element 16 into the output of a PWM control circuit 12 which controls the pulse width by the output voltage, with the output voltage as bias voltage, thereby oscillating it for control.例文帳に追加

入力電圧をバイアス電圧としたＭＯＳトランジスタ回路によって構成のリングオシレータ回路５により起動発振し、出力電圧が所定電圧に到達すると、スイッチング素子１６の駆動信号を、出力電圧をバイアス電圧として、出力電圧によってパルス幅制御するＰＷＭ制御回路１２の出力に切り替え制御発振する。 - 特許庁

On an insulating substrate, a gate line 121, a data line 171 intersecting the gate line, a pixel electrode 190 formed in each pixel area that the gate line and data line intersect each other to define, and a thin film transistor having a gate electrode 124, a source electrode 173, and a drain electrode connected to the gate line, data line, and pixel electrode are formed.例文帳に追加

絶縁基板上に、ゲート線１２１、ゲート線と絶縁されて交差しているデータ線１７１、ゲート線及びデータ線が交差して画定する各画素領域に形成されている画素電極１９０、並びに、ゲート線、データ線、及び画素電極にゲート電極１２４、ソース電極１７３、ドレイン電極１７５が接続されている薄膜トランジスタが形成されている。 - 特許庁

The semiconductor device including SOI-MISFET comprises an insulating layer 14, a semiconductor layer 13 including Ge formed on the insulating layer 14, a plurality of semiconductor dots 15 formed in the area near the interface with the semiconductor layer 13 in the insulating layer 14 to include higher Ge composition than the semiconductor layer 13, and a MIS transistor formed on the semiconductor layer.例文帳に追加

ＳＯＩ−ＭＩＳＦＥＴを有する半導体装置において、絶縁層１４と、絶縁層１４上に形成されたＧｅを含む半導体層１３と、絶縁層１４中の半導体層１３との界面付近に形成された、半導体層１３よりも高いＧｅ組成を有する複数の半導体ドット１５と、半導体層に形成されたＭＩＳトランジスタとを備えた。 - 特許庁

In a method of manufacturing a thin-film transistor for heating an oxide semiconductor precursor thin film and converting it to an oxide semiconductor film, a material which absorbs microwaves and generates heat is disposed inside the precursor thin film or in contact with the precursor thin film, and microwaves are applied to the material so that it is converted to the oxide semiconductor film.例文帳に追加

酸化物半導体の前駆体薄膜を加熱して酸化物半導体膜に転化させる薄膜トランジスタの製造方法において、マイクロ波を吸収し発熱する材料を前駆体薄膜の内部、又は前駆体薄膜に接して配置し、この材料にマイクロ波を照射することにより、酸化物半導体膜への転化を行うことを特徴とする薄膜トランジスタの製造方法。 - 特許庁

To provide an etchant and an etching method which can suppress side etching without corroding electronic members, various lamination films and the like on a substrate, for the substrate which has a lamination structure of tungsten and/or titanium-tungsten alloy which are used for electrodes and interconnection lines for a semiconductor device and a thin film transistor of a liquid crystal display or for interconnection lines and barrier metal for the electrodes.例文帳に追加

半導体装置や液晶表示装置の薄膜トランジスタの電極や配線、またこれらの電極の配線やバリアメタルとして用いられているタングステン及び／又はチタン−タングステン合金の積層構造を有した基板において、基板上の電子部材、各種積層膜等を腐食することなく、サイドエッチングを抑制したエッチング液及びエッチング方法を提供する。 - 特許庁

The method of manufacturing the organic light emitting display comprises step for: manufacturing a polycrystalline silicon substrate by crystallizing an amorphous silicon substrate; obtaining a Raman spectrum graph by irradiating the polycrystalline silicon substrate with a laser beam; examining a degree of the crystallinity of the polycrystalline silicon substrate from a peak area of the Raman spectrum graph; and manufacturing a thin film transistor by using the polycrystalline silicon substrate.例文帳に追加

有機発光表示装置の製造方法は、非晶質シリコン基板を結晶化して多結晶シリコン基板を製造する段階と、多結晶シリコン基板にレーザーを照射してラマンスペクトルグラフを得る段階と、ラマンスペクトルグラフのピーク面積から多結晶シリコン基板の結晶化度を算出する段階と、多結晶シリコン基板を使用して薄膜トランジスタを製造する段階と、を含む。 - 特許庁

This method for forming the transistor of the semiconductor element comprises a step for forming a plurality of gate stacks 110 on a semiconductor substrate 100, and a step for forming spacer oxide films 118 on a plurality of the gate stacks 110 by supplying trimethyl aluminum and tris- (tert-alkoxy) silanol in a gas state alternately to the semiconductor substrate 100.例文帳に追加

半導体基板１００上に複数のゲートスタック１１０を形成する段階と;前記半導体基板１００上に気体状態のトリメチルアルミニウム及びトリス(ｔｅｒｔ-アルコキシ)シラノールを交互に供給することで、前記複数のゲートスタック１１０上にスペーサ酸化膜１１８を形成する段階と；を含んで半導体素子のトランジスタ形成方法を構成する。 - 特許庁

The organic thin-film transistor gate insulation layer material contains : a polymer compound (A), having a repeating unit having a group containing fluorine atoms, a repeating unit having a photodimerization reactive group, and a repeating unit having a first functional group which generates a second functional group to react with active hydrogen by the action of electromagnetic waves or heat; and an active hydrogen compound (B).例文帳に追加

本発明の有機薄膜トランジスタゲート絶縁層材料は、フッ素原子を含む基を有する繰り返し単位と、光二量化反応性基を有する繰り返し単位と、電磁波もしくは熱の作用により、活性水素と反応する第２の官能基を生成する第１の官能基を有する繰り返し単位とを、有する高分子化合物（Ａ）、及び活性水素化合物（Ｂ）を含有する。 - 特許庁

The semiconductor device includes a p-type field effect transistor that includes a gate dielectric layer 108 formed on a semiconductor substrate, an oxygen-containing alloy layer 110 formed on the gate dielectric layer 108, a Re layer 112 formed on the oxygen-containing alloy layer 110, and a Re oxide layer 502 located between the gate dielectric layer 108 and the oxygen-containing alloy layer 110.例文帳に追加

半導体基板上に形成されたゲート誘電体層１０８と、ゲート誘電体層１０８上に形成された酸素を含む合金層１１０と、酸素を含む合金層１１０上に形成されたRe層１１２と、ゲート誘電体層１０８と酸素を含む合金層１１０との間に位置するRe酸化物層５０２を含むp 型電界効果トランジスタを具備する。 - 特許庁

A drive control circuit 101 has a resistance control circuit 2 that reduces a resistance value between one end of a first MOS transistor M1 and a second potential line 9 according to a state detection signal Des which is derived from detection of a state of a resonance circuit connected to an intermediate terminal X between a high-side switch element Q1 and a low-side switch element Q2.例文帳に追加

ドライブ制御回路１０１は、ハイサイドスイッチ素子Ｑ１とローサイドスイッチ素子Ｑ２との間の中間端子Ｘに接続された共振回路の状態を検出することにより得られた状態検出信号Ｄｅｓに応じて、第１のＭＯＳトランジスタＭ１の他端と第２の電位線９との間の抵抗値を下げる抵抗制御回路２を備える。 - 特許庁

The ESD protection circuit 110 includes a bipolar transistor 121 comprising a first diffusion layer 115 of a first conductive type connected to a high potential power supply VDD, a second diffusion layer 114B of a second conductive type connected to a low potential power supply VSS, and a third diffusion layer 14A of the second conductive type connected to an input/output pad 101.例文帳に追加

本発明によるＥＳＤ保護回路１１０は、高電位電源ＶＤＤに接続される第１導電型の第１拡散層１１５と、低電位電源ＶＳＳに接続される第２導電型の第２拡散層１１４Ｂと、入出力パッド１０１に接続される第２導電型の第３拡散層１４Ａとによって形成されるバイポーラトランジスタ１２１を具備する。 - 特許庁

In the field effect transistor of a top gate type or a bottom gate type which has a gate electrode, a gate insulating layer, a source electrode, a drain electrode and an organic semiconductor layer on the surface of a substrate, an interface between the gate insulating layer and the organic semiconductor layer exists at a gate electrode side from an interface at the gate insulating layer, the source electrode, and the drain electrode.例文帳に追加

基板の表面にゲート電極、ゲート絶縁層、ソース電極、ドレイン電極、有機半導体層を有するトップゲート型あるいはボトムゲート型の電界効果トランジスタにおいて、前記ゲート絶縁層と前記有機半導体層の界面が、前記ゲート絶縁層と前記ソース電極ならびにドレイン電極の界面よりもゲート電極側にあることを特徴とする。 - 特許庁

To provide a source drain electrode in which a barrier metal layer of a lower part can be eliminated, a production process can be simplified without increasing the number of processes, an Al based alloy film can be connected to a semiconductor layer of a thin film transistor directly and surely, and an electrical resistivity between transparent pixel electrodes can be lowered even in the case of applying a low thermal process temperature to an Al alloy film.例文帳に追加

下部バリアメタル層の省略を可能にすると共に、工程数を増やすことなく簡略化し、Ａｌ系合金膜を薄膜トランジスタの半導体層に対し直接かつ確実に接続することができ、しかも、Ａｌ合金膜に対して低い熱プロセス温度を適用した場合でも、透明画素電極間の低電気抵抗率化を達成し得るソース−ドレイン電極を提供する。 - 特許庁

A monostable multivibrator 26 starts counting, and then outputs a Low-level signal to the base side of a transistor 19 when a Hi-level signal is not outputted from an OR circuit 25 again for a specified time (when input of the input sound signal is quit) to cut off power supply from a battery 17 to a main control circuit 11 (power-saving mode).例文帳に追加

単安定マルチバイブレータ２６がカウントを開始し、所定時間経過までに、再びＯＲ回路２５からＨｉレベルの信号が出力されない場合（入力音響信号の入力を中止した場合）には、単安定マルチバイブレータ２６はトランジスタ１９のベース側にＬｏｗレベルの信号を出力し、バッテリー１７から主制御回路１１への電源供給を遮断する（省電力モード）。 - 特許庁