「Transistor」に関連した英語例文の一覧と使い方(648ページ目) - Weblio英語例文検索

In an output buffer circuit provided with a tolerant circuit the tolerant circuit is connected between an output PMOS transistor (TR) for an output buffer cell and a signal output node PI to be applied to the PMOS TR 52, a pull-up resistor 60 is connected to the gate of the PMOS TR 52 and the PMOS TR 52 is turned off at the time of terminal floating.例文帳に追加

トレラント回路を備えた出力バッファ回路において、出力用バッファセルの出力用ＰＭＯＳトランジスタ５２とこの出力用ＰＭＯＳトランジスタに与える信号出力ノードＰＩとの間に、トレラント回路が設けられるとともに、前記出力用ＰＭＯＳトランジスタ５２のゲートにプルアップ抵抗６０を接続し、端子フローティング時に前記出力用ＰＭＯＳトランジスタ５２をオフする。 - 特許庁

When a polysilicon film 21 is doped with a dopant that diffuses into the junction layer of the transistor, dopant diffused into a polysilicon film spreads into a junction layer 12 in a subsequent process, whereby a reduction in depth of the junction layer caused by overetching at the formation of a contact hole and a junction leakage current caused by misalignment at the formation of a contact hole can be compensated.例文帳に追加

また、トランジスタの接合層コンタクトで接合層にドーピングされたドーパントをポリシリコン膜２１にドーピングさせて使用する場合、後続の工程時にポリシリコン膜内にドーピングされたドーパントが接合層１２に広がってコンタクトホール形成時の過度蝕刻にともなう接合層の深さの減少、コンタクトホールの形成時の誤整列等による接合漏洩電流問題を補償できる。 - 特許庁

A delay circuit 118 outputs a starting signal generated by the voltage converting circuit starting signal generating circuit 116 to the switching transistor 126 of a voltage converting circuit 122, on and after the timing of the smoothing capacitor 112 being boosted to specified voltage that is required for a voltage converting circuit 122 to output desired voltage, thereby starting a DC-DC control IC127.例文帳に追加

遅延回路１１８は、電圧変換回路１２２が所望の電圧を出力するのに必要な所定の電圧まで平滑コンデンサ１１２が昇圧されたタイミング以降に、電圧変換回路起動信号生成回路１１６が生成した起動信号を電圧変換回路１２２のスイッチングトランジスタ１２６へ出力し、ＤＣ−ＤＣ制御ＩＣ１２７を起動させる。 - 特許庁

In crystallizing the amorphous silicon layer by utilizing a SGS method, through the selective irradiation of the laser beam, uniform low concentration diffusion control of the metal catalyst is enabled, and the size of the crystal grain and the position and direction where the crystal grows is regulated to improve the element characteristics, consequently the method for manufacturing the thin film transistor in which a uniform value is obtained is provided.例文帳に追加

ＳＧＳ法を利用して非晶質シリコーン層を結晶化することにおいて、レーザービームの選択的な照射を介して金属触媒の均一な低濃度拡散制御を可能なようにして、結晶粒の大きさ及び結晶が成長する位置、方向を調節して素子特性を向上させて、均一な値を得ることができる薄膜トランジスタの製造方法を提供する利点がある。 - 特許庁

The transistor substrate for a liquid crystal display device is provided with an active layer 4 comprised of a polycrystalline silicone film formed on a substrate 2, a gate insulation film 6 formed on the active layer 4, a metal layer 8 composing the gate electrode formed on the gate insulation film 6, and an insulation film 10 formed on the metal layer 8 and preventing damage of the gate electrode.例文帳に追加

液晶表示装置用トランジスタ基板は、基板２上に形成されている多結晶シリコン膜でなるアクティブ層４と、アクティブ層４上に形成されるゲート絶縁膜６と、ゲート絶縁膜６上に形成されるゲート電極を構成する金属層８と、金属層８上に形成され、ゲート電極の損傷を防止する絶縁膜１０とを備えている。 - 特許庁

A pixel driving part PX of a liquid crystal display device includes a memory circuit having a transistor T1 having its gate connected to a signal line 20 and first and second holding capacitors which are charged to positive and negative source voltages to hold the data signal as analog driving voltages with the positive polarity and negative polarity and connected to the source and drain of the transitor T1, respectively.例文帳に追加

液晶表示装置の画素駆動部ＰＸは信号線２０にゲートを接続したトランジスタＴ１、並びにデータ信号を正極性および負極性のアナログ駆動電圧として保持するために正および負の電源電圧にチャージしてトランジスタＴ１のソースおよびドレインにそれぞれ接続される第１および第２の保持容量Ｃ１，Ｃ２を持つメモリ回路を含む。 - 特許庁

In a second bootstrap circuit 120 of each of the unit level conversion circuits LS1 to LS3, a transistor Q1Y charging an output node N6Y of the second bootstrap circuit 120 turns on in response to a signal from another unit level conversion circuit activated before itself and turns off in response to a signal from another unit level conversion circuit activated right after itself.例文帳に追加

各単位レベル変換回路ＬＳ１〜ＬＳ３の第２ブートストラップ回路１２０において、当該第２ブートストラップ回路１２０の出力ノードＮ６Ｙを充電するトランジスタＱ１Ｙは、自己の前に活性化される他の単位レベル変換回路からの信号に応じてオン状態になり、自己の次に活性化される他の単位レベル変換回路からの信号に応じてオフ状態になる。 - 特許庁

The transistor has a source electrode and a drain electrode, an oxide semiconductor film which is in contact, at least, with the upper surface of the source electrode and drain electrode, and a gate insulating film which is in contact, at least, with the upper surface of the oxide semiconductor film, and is provided at the mesh of a mesh-like conductive film when viewed from the upper surface.例文帳に追加

ビット線、ワード線、トランジスタおよびキャパシタからなる半導体記憶装置であり、トランジスタは、ソース電極およびドレイン電極と、少なくともソース電極およびドレイン電極の上面と接する酸化物半導体膜と、少なくとも酸化物半導体膜の上面と接するゲート絶縁膜とを有し、上面から見て網状の導電膜の網の目の部分に設けられる。 - 特許庁

A mesh-like emitter region 23 is formed beneath a base pad 25b of a base electrode and contacted to a contact region 24 of a base region 22 underneath it, and an emitter pad 26b of an emitter electrode 26 contacts the emitter region 23 surrounded with the mesh-like base region 22, thus providing a transistor with both pads activated in a single-layer electrode structure.例文帳に追加

ベース電極のベースパッド部分２５ｂの下にはメッシュ状のエミッタ領域２３を形成し且つその下のベース領域２２のコンタクト領域２４とコンタクトさせ、エミッタ電極２６のエミッタパッド部分２６ｂはメッシュ状に形成したベース領域２２に囲まれたエミッタ領域２３とコンタクトさせることにより単層電極構造で両パッド部分を活性化したトランジスタを提供する。 - 特許庁

The field effect transistor is characterized by a gate oxide formed on a substrate, at least one germanium nano-rod embedded in the gate oxide with its both ends exposed, a source electrode and a drain electrode connected to both ends of the germanium nano-rod, respectively, and a gate electrode formed on the gate oxide between the source electrode and the drain electrode.例文帳に追加

基板上に形成されたゲート酸化物と、ゲート酸化物に埋め込まれ、その両端が露出された少なくとも１つのゲルマニウム・ナノロッドと、ゲルマニウム・ナノロッドの両端とそれぞれ連結されたソース電極及びドレイン電極と、ゲート酸化物上でソース電極及びドレイン電極間に形成されたゲート電極とを具備することを特徴とする電界効果トランジスタである。 - 特許庁

To obtain accurate results without substantially increasing calculation time, required memory, etc., for a polycrystalline thin film transistor containing a crystal grain boundary with a high trap density and a MOS interface in a device simulation method of dividing a semiconductor element into a mesh and solving physical equations such as potential equations, carrier continuity equations, etc., by each mesh.例文帳に追加

半導体素子をメッシュに分割し、各メッシュで電位方程式・キャリア連続方程式等の物理方程式を解く、デバイスシミュレーション方法において、トラップ密度の高い結晶粒界やMOS界面を含む多結晶薄膜トランジスタに対しても、計算時間や必要メモリ等の大幅な増加なしに、正確な結果を与える、デバイスシミュレーション方法を、実現することを目的とする。 - 特許庁

When a power on instruction is given to a remote transmitter B on standby and a power button 6 is operated, a microcomputer 7 controls a transistor 11, and supplies power from the remote transmitter B being supplied through a diode 8 and a connection terminal 4 only for several tens of seconds at initial start to a power switch 10, thus turning on the power switch 10.例文帳に追加

待機状態において、リモコン送信機Ｂによって電源オン指示がなされたとき、電源ボタン６が操作されたとき、マイコン７はトランジスタ１１を制御して電源スイッチ１０に初期起動時の数十秒間のみダイオード８及び接続端子４を通じて供給されるリモコン送信機Ｂからの電力を供給することによって電源スイッチ１０をオンする。 - 特許庁

The current flowing in a resistor R is amplified and detected by the built-in transistor of a photo-coupler P, and a relay coil L is operated based on a detection signal to open switches S, thereby the feed of the current to the resistor 1 is stopped to prevent overheating of the nonflammable double-faced control body.例文帳に追加

１１５℃で絶縁フィルムが溶解し上記不織紙に接触すると表裏面全面に漏洩電流が流れ、端部の一部に設けた端子とリード線でコントローラー内部のホトカプラにて検出しトランジスターで増幅し増幅検出された信号に基づいてリレーコイルを作動させ電源供給路に配置されたスイッチが開放して発熱体への電気の供給を遮断させる完全安全装置である。 - 特許庁

A first charge current that passes the first current limiting means 1 and second current limiting means 100 and a second charge current that passes only the first current limiting means 1 while bypassing the second current limiting means 100 via the switch transistor 101, are switched in two steps within a single cycle of specified cycles, depending on a reference voltage.例文帳に追加

そして基準電圧値に応じて、第１の電流制限手段１および第２の電流制限手段１００を通過する第１充電電流と、第２の電流制限手段１００をスイッチ用トランジスタ１０１でバイパスした状態で第１の電流制限手段１のみを通過する第２充電電流とが、所定の周期の１周期内で２段階に切り替わるようにする。 - 特許庁

The semiconductor memory device includes complementary first and second bit lines, a unit memory cell including complementary first and second floating body transistor capacitorless memory cells respectively coupled to the complementary first and second bit lines, and a voltage sense amplifier which is coupled between the complementary first and second bit lines and amplifies a voltage differential between the complementary first and second bit lines.例文帳に追加

相補的な第１及び第２ビットライン、相補的な第１及び第２ビットラインにそれぞれ接続されている相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルを具備する単位メモリセル、及び相補的な第１及び第２ビットライン間の電圧差を増幅する相補的な第１及び第２ビットライン間に接続されている電圧センス増幅器で構成されている。 - 特許庁

An overcurrent protective device used for a MOSFET 101 is equipped with a PTC thermistor 104, disposed between the source electrode 102 and source terminal 103 of the MOSFET 101 and a bipolar transistor 106, which is connected between the gate electrode 105 and the source terminal 103 for reducing the gate voltage of the MOSFET 101 due to a rise in a potential difference across the thermistor 104.例文帳に追加

ＭＯＳＦＥＴ１０１に用いる過電流保護装置であり、ＭＯＳＦＥＴ１０１のソース電極１０２とソース端子１０３間に配置された正特性サーミスタ１０４と、ゲート電極１０５とソース端子１０３間に接続され、正特性サーミスタ１０４の両端電圧の上昇により、ＭＯＳＦＥＴ１０１のゲート電圧を低下させるバイポーラトランジスタ１０６とを備えた。 - 特許庁

The manufacturing method of the CMOS image sensor comprises steps of: preparing a semiconductor substrate in which a light receiving element region and a transistor region are demarcated; forming fine dust by generating plasma discharge at the light receiving element region; forming a nano pillar at the light receiving element region by etching the fine dust as a mask, and removing the fine dust.例文帳に追加

ＣＭＯＳイメージセンサの製造方法は、受光素子領域及びトランジスタ領域が画定された半導体基板を用意するステップと、前記受光素子領域にプラズマ放電を発生させて微細ホコリを形成させるステップと、前記微細ホコリをマスクとしてエッチングして、前記受光素子領域にナノピラーを形成するステップと、前記微細ホコリを除去するステップとを含む。 - 特許庁

A PWM controller 120a controls a power supply current to a winding 19a by comparing a measuring-signal SENA shown from a winding current measuring part 140a with the reference signal VCA at each cycle of the PWM reference signal generated by the PWM reference signal generator 1, and switching on/off the transistor of a bridge rectifier circuit 130a.例文帳に追加

ＰＷＭ制御部１２０ａは、ＰＷＭ基準信号生成部１が生成するＰＷＭ基準信号の周期毎に、巻線電流測定部１４０ａから示される測定信号ＳＥＮＡと参照信号ＶＣＡとを比較して、ブリッジ整流回路１３０ａのトランジスタをＯＮ／ＯＦＦさせることにより、巻線１９ａへの給電電流をＰＷＭ制御する。 - 特許庁

To enable a semiconductor storage device in which first and second transistor forming areas are arranged in such a way that the areas are extended in the same direction as that of bit lines to operate at a high speed by reducing the resistance values of a power supply potential supplying line and a reference potential supplying line so that a sufficient potential may by supplied into cells.例文帳に追加

第１のトランジスタ形成領域および第２のトランジスタ形成領域がそれぞれビット線と同じ方向に延在するように配置された構成を有する半導体記憶装置において、電源電位供給線および基準電位供給線の抵抗値を低減して、セル内に十分な電位を供給することができるようにし、高速動作を可能とする。 - 特許庁

Pixels applied with the actual image information can speedily be charged with pixel voltages, so an image blurring phenomenon in moving picture display can effectively be prevented, moving picture quality of the CRT level can be generated to have the advantage of widening the selection width of the thin film transistor material as compared with a conventional double-speed driving system which has no precharging area.例文帳に追加

実際の画像情報が印加される該画素のピクセル電圧を速くチャージングさせることができるので、動画像表示時の像ぼけ現象を効果的に防止でき、ＣＲＴ水準の動画像画質を作ることができ、既存のプリチャージング領域を置かない２倍速駆動方式より、薄膜トランジスタ素子材料の選択幅を広めることができる長所を有する。 - 特許庁

The input protecting circuit includes an input protecting resistor 4 connected between an external input terminal 2 and buffer circuits 3 connected with the internal circuit, and a p-type MOS transistor 5 and an input protective resistor 6 to which one end is connected to a power supply and the other end is connected between the external input terminal 2 and the input protective resistor 4.例文帳に追加

上記課題を解決するために、本発明に係る入力保護回路は、外部入力端子２と内部回路に接続するバッファ回路３との間に接続される入力保護抵抗４と、一端が電源に接続され、他端が外部入力端子２と入力保護抵抗４との間に接続されたｐ型ＭＯＳトランジスタ５及び入力保護抵抗６と、を備える。 - 特許庁

In the overcurrent detection circuit 21 wherein an Early effect cancel circuit 10 is arranged among a current mirror circuit 6, a MOS transistor 3, and a current sensing resistor 11, when the load side ground PGND is opened and a PGND level rises in excess of a prescribed threshold value REF2, a erroneous detection prevention circuit 22 disables a detection output of a voltage detection circuit 11.例文帳に追加

過電流検出回路２１において、カレントミラー回路６とＭＯＳトランジスタ３並びに電流検出抵抗１１との間にアーリー効果キャンセル回路１０を配置する場合、負荷側グランドＰＧＮＤがオープン状態になりＰＧＮＤ電位が所定のしきい値REF2を超えて上昇すると、誤検出防止回路２２は電圧検出回路１２の検出出力を不能にする。 - 特許庁

The device executes signal transfer between drive and sense circuits through the drive and sense electrodes by a capacitive means, and permits a high-voltage device, such as IGBT, to be driven without the use of a high-voltage transistor, thereby eliminating the need of using an expensive fabrication process such as SOI when manufacturing a high-voltage gate drive circuit and an IC.例文帳に追加

装置は、駆動回路と感知回路との間の信号の転送を、駆動電極および感知電極を介して容量性手段によって行い、かつＩＧＢＴなどの高電圧装置を高電圧トランジスタを使用せずに駆動することが可能にされ、これにより高電圧ゲート駆動回路及びＩＣを製造する場合、ＳＯＩなどの高価な製造工程を使用する必要がなくなる。 - 特許庁

This measuring method of a target material includes processes for: (a) forming a complex comprising a polypeptide including a VH domain of an antibody for recognizing specifically the target material, a polypeptide including a VL domain of the antibody for recognizing specifically the target material, and the target material; and (b) measuring the complex formed in the process (a) by a field effect transistor sensor.例文帳に追加

目的物質の測定方法において、（ａ）目的物質を特異的に認識する抗体のＶＨ領域を含むポリペプチド、目的物質を特異的に認識する抗体のＶＬ領域を含むポリペプチド、及び目的物質からなる複合体を形成させる工程：及び（ｂ）工程（ａ）で形成された複合体を電解効果トランジスタセンサにより測定する工程：を含む上記の測定方法。 - 特許庁

To provide a method for manufacturing a MOS-type field effect transistor for greatly improving the mobility of the electrons and positive holes of an nMOS and a pMOS and increasing speed and reducing power consumption by giving a larger tensile strain than that of a conventional structure laterally to a strain Si channel without increasing the Ge composition of a relaxation SiGe layer.例文帳に追加

緩和ＳｉＧｅ層のＧｅ組成を増大させることなく、歪みＳｉチャネルに、横方向に、従来構造よりも大きな引張り歪みを与えることにより、ｎＭＯＳ、ｐＭＯＳの電子、正孔の移動度を大きく向上させることができ、高速化及び低消費電力化を実現するＭＯＳ型電界効果トランジスタの製造方法を提供することを課題とする。 - 特許庁

The semiconductor device 100 includes a basic cell 10 having a first transistor 11 provided on a first well 1, the power supply switch cell 20 provided on the first well 1 so as to control power supply to the basic cell 10, and a first well contact 21 provided outside the basic cell 10 so as to supply a first substrate potential VDD to the first well 1.例文帳に追加

本発明による半導体装置１００は、第１のウェル１上に設けられた第１のトランジスタ１１を備える基本セル１０と、第１のウェル１上に設けられ、基本セル１０への電源の供給を制御する電源スイッチセル２０と、基本セル１０の外部に設けられ、第１のウェル１に対して第１の基板電位ＶＤＤを供給する第１のウェルコンタクト２１とを具備する。 - 特許庁

While the drive circuit carries a current to the storage element through the access transistor by applying a voltage between the bit line BL and the plate line in the first operation of writing and erasure of data to the memory cell MC, applies a voltage opposite to the voltage in the first operation between the well and the plate line PL in the second operation of the writing and the erasure of the data.例文帳に追加

駆動回路は、メモリセルＭＣへのデータの書き込みと消去の一方（第１動作）でビット線ＢＬとプレート線との間に電圧を印加することによって前記アクセストランジスタを介して前記記憶素子に電流を流し、データの書き込みと消去の他方（第２動作）においては、第１動作での前記電圧と逆向きの電圧を前記ウェルと前記プレート線ＰＬとの間に印加する。 - 特許庁

To provide an organic light emitting diode driver capable of compensating for pixel deterioration in real time during the driving of pixels by selectively compensating pixels requiring compensation for the deterioration thereof, and precisely setting calibration data by removing a current-resistance drop across a transistor, employed as a switch in the pixels by a difference between at least two representative values of different gray scale ranges among predetermined gray scale ranges.例文帳に追加

本発明は、補償が必要な画素を選択し、画素の劣化を画素駆動中にリアルタイムで補償し、予め設定されたグレースケール範囲のうち、互いに異なる範囲の少なくとも２つの代表値の差によって画素に採用されたスイッチであるトランジスタの電流−抵抗ドロップを除去して校正データを設定できる有機発光ダイオード駆動装置に関する。 - 特許庁

An organic thin film transistor comprises a substrate, a gate electrode that is positioned above the substrate, a p-type organic semiconductor layer that is insulated from the gate electrode, a source electrode and a drain electrode that are separated from each other and are insulated from the gate electrode, and a hole injection layer that is interposed between the source and drain electrodes and the p-type organic semiconductor layer.例文帳に追加

基板と、基板の上部に配置されたゲート電極と、ゲート電極と絶縁されたｐ型有機半導体層と、ゲート電極と絶縁されて相互離隔されて配置されたソース電極及びドレイン電極と、ソース電極及びドレイン電極とｐ型有機半導体層との間に介在された正孔注入層と、を備えることを特徴とする有機薄膜トランジスタである。 - 特許庁

In the display apparatus which is equipped with an active device such as a thin film transistor (TFT) and the display board having matrix wiring lines constituting scanning lines and signal lines etc., the display board has a wiring line groove which is formed by laser processing etc. and at least a part of the matrix wiring lines which is formed by an ink jet method etc. is buried in the wiring groove.例文帳に追加

薄膜トランジスタ（ＴＦＴ）等のアクティブ素子と、走査線、信号線等を構成するマトリクス配線とを有するディスプレイ基板を備えた表示装置であって、上記ディスプレイ基板は、レーザー加工等により形成された配線溝を有し、かつインクジェット法等により形成されたマトリクス配線の少なくとも一部が配線溝内に埋め込まれた構造を有する表示装置。 - 特許庁

With a sufficient received light quantity obtained even at a low sensitivity by possibly increasing the area of a photo diode 101, a power source SVDD for a reset MOS transistor 102, and a source-follower amplifier 104 changes according to the ISO sensitivity to possibly hold a linearity of the received light quantity of an amplification type solid-state imaging device to the output signal level.例文帳に追加

フォトダイオード１０１の面積を可及的に大きくして低感度でも十分な受光量を得ることができるようにしつつ、リセットＭＯＳトランジスタ１０２とソースフォロアアンプ１０４の電源ＳＶＤＤを、ＩＳＯ感度に合わせて変更するようにして、増幅型固体撮像素子の受光量と出力信号レベルとのリニアリティを可及的に保つことができるようにする。 - 特許庁

A switching circuit 38 composing of a DC/DC converting circuit is provided in a PLLIC 25, the output of this switching circuit 38 is applied through a charge pump circuit 47 provided with a transistor 39 and a loop filter 31 to a local oscillation circuit 21 for VHF, and this local oscillation circuit and the switching circuit 38 are separated by a power source line or ground pattern.例文帳に追加

ＰＬＬＩＣ２５内にＤＣ−ＤＣ変換回路を構成するスイッチング回路３８を設け、このスイッチング回路３８の出力をトランジスタ３９を含むチャージポンプ回路４７とループフィルタ３１を介してＶＨＦ用局部発振回路２１に加えるとともに、この局部発振回路２１とスイッチング回路３８との間を電源ライン或いはアースパターンで分離する。 - 特許庁

A thin film transistor manufacturing method comprises a first step in which an auxiliary conductor pattern is provided so as to connect conductor patterns which are electrically insulated from each other, a second step in which impurity ions are implanted using the conductor patterns and the auxiliary conductor pattern as an ion implantation mask, and a third step in which the auxiliary conductor pattern is removed.例文帳に追加

本発明は、薄膜トランジスタの製造方法において、電気的に孤立した複数の導体パターンを相互に連結する補助導体パターンを設ける段階と、前記導体パターン及び前記補助導体パターンをイオン注入マスクとして利用して不純物イオン注入を実施する段階と、前記補助導体パターンを除去する段階とを備えることを特徴とする。 - 特許庁

This n-channel MOS transistor includes the gate electrode pattern made of a conductive metal nitride formed on a p-type silicon active region through a gate insulating film, n-type source and drain regions formed on one side of the gate electrode pattern and on the other side respectively in the p-type silicon active region, and the conductive metal oxide contains Si and V group elements.例文帳に追加

ｎチャネルＭＯＳトランジスタは、ｐ型シリコン活性領域上にゲート絶縁膜を介して形成された導電性金属窒化物よりなるゲート電極パターンと、前記ｐ型シリコン活性領域中、前記ゲート電極パターンの一方および他方の側にそれぞれ形成されたｎ型のソースおよびドレイン領域と、を含み、前記導電性金属窒化物は、ＳｉおよびＶ族元素を含む。 - 特許庁

In this heterojunction bipolar transistor, where a base layer constituted of an Mg-doped p-type INGaN is made between an emitter layer and a collector layer, In composition of that base layer is changed, according to the distance from that emitter layer to that base layer, and the depth of the acceptor level within that base layer is changed together with a band gap.例文帳に追加

Ｍｇドープｐ型ＩｎＧａＮで構成されるベース層をエミッタ層とコレクタ層とで挟んで形成したヘテロ接合バイポーラトランジスタであって、該ベース層のＩｎ組成を該エミッタ層から該ベース層に至る間の距離に応じて変化させて、該ベース層中のアクセプタ準位の深さをバンドギャップと共に変化させたことを特徴とするヘテロ接合バイポーラトランジスタを構成する。 - 特許庁

The spin valve transistor is equipped with a collector or emitter provided with a semiconductor layer, and a base provided with a first magnetic layer having a lattice strain in its surface area adjacent to the semiconductor layer and fixed in magnetization, a second magnetic layer the magnetism of the which changes under an external magnetic field, and a nonmagnetic layer formed between the first and the second magnetic layers.例文帳に追加

半導体層を備えるコレクタまたはエミッタと、半導体層と隣接する表面領域に格子歪を備える磁化が固定された第１の磁性層、磁化が外部磁界の下で変化する第２の磁性層、および第１および第２の磁性層間に形成された非磁性層とを備えるベースとを具備することを特徴とするスピンバルブトランジスタを提供する。 - 特許庁

The semiconductor device includes a main-body transistor region 10 and an ESD protective element region 30, and has a drain region 11 including a semiconductor layer of a first conductivity type, a drift region 12 including a first conductivity semiconductor region formed on the drain region 11, and body regions 14 and 34 including a second conductivity semiconductor region formed at the drift region 12.例文帳に追加

本体トランジスタ領域１０と、ＥＳＤ保護素子領域３０とからなり、第１導電型の半導体層からなるドレイン領域１１と、ドレイン領域１１上に形成された第１導電型半導体領域から成るドリフト領域１２と、ドリフト領域１２に形成された第２導電型半導体領域から成るボディ領域１４，３４とを備える。 - 特許庁

With regard to circuit description data which are entered into a circuit simulator for simulating degradation of the drain current or threshold current, a variable voltage source 1 which outputs a voltage of threshold voltage degradation (ΔVth) is added between a gate electrode of a MOS transistor 2 prior to hot-carrier degradation and a connection point connected to the gate electrode for simulating characteristics after the degradation.例文帳に追加

ドレイン電流劣化およびしきい値電流劣化をシミュレートするため回路シミュレータに入力する回路記述データにおいて、ホットキャリア劣化前のＭＯＳトランジスタのゲート電極とゲート電極に接続された接続点の間に、しきい値電圧劣化ΔＶｔｈの電圧を出力する可変電圧源を追加することで劣化後の特性をシミュレートする。 - 特許庁

A thin-film transistor 1 comprises: a gate electrode 141; an oxide semiconductor layer 12 composed of a multilayer film including a carrier transit layer 121 constituting a channel and a carrier supply layer 122 for supplying carriers to the carrier transit layer 121; a gate insulating film 131 provided between the gate electrode 141 and the oxide semiconductor layer 12; and source and drain electrodes 16A and 16B.例文帳に追加

薄膜トランジスタ１は、ゲート電極１４１と、チャネルを構成するキャリア走行層１２１とこのキャリア走行層１２１へキャリアを供給するためのキャリア供給層１２２とを含む多層膜からなる酸化物半導体層１２と、ゲート電極１４１と酸化物半導体層１２との間に設けられたゲート絶縁膜１３１と、ソース・ドレイン電極１６Ａ，１６Ｂとを備えている。 - 特許庁

A semiconductor device comprises: a semiconductor substrate 101; an n-type well region 102 formed on the semiconductor substrate 101; and a p-channel MIS transistor which is formed on the n-type well region 102 and has a gate insulator film 104 and a gate electrode 120 including a lower gate electrode 105 and an upper gate electrode 106 formed on the lower gate electrode 105.例文帳に追加

半導体装置は、半導体基板１０１と、半導体基板１０１の上部に形成されたｎ型ウェル領域１０２と、ｎ型ウェル領域１０２上に形成され、ゲート絶縁膜１０４と、下部ゲート電極１０５、及び下部ゲート電極１０５上に形成された上部ゲート電極１０６を含むゲート電極１２０とを有するｐチャネル型ＭＩＳトランジスタとを備える。 - 特許庁

The element substrate 10 of the electro-optical device 100 uses a semiconductor substrate 11 formed of a single crystal silicon substrate as the main substrate and forms a first gate electrode 11a of a pixel transistor 30 in a back gate structure and the first electrode 11b of a holding capacitor 60 simultaneously, by introducing impurities into the surface of the semiconductor substrate 11.例文帳に追加

電気光学装置１００の素子基板１０では、基板本体として、単結晶シリコン基板からなる半導体基板１１を用い、半導体基板１１の表面に不純物を導入することによって、バックゲート構造を備えた画素トランジスター３０の第１ゲート電極１１ａ、および保持容量６０の第１保持容量電極１１ｂを同時形成する。 - 特許庁

This presents a manufacturing method for a semiconductor device that has an MOS transistor 10 and a thin film resistance element 30 on one and the same silicon substrate 1, which includes the steps of forming a thin film resistance element 30 on an interlayer insulating film 40 after a top layer electrode 27 has been formed and performing laser annealing treatment on this thin film resistance element 30 to modify its behavior.例文帳に追加

ＭＯＳトランジスタ１０と薄膜抵抗素子３０とを同一のシリコン基板１上に有する半導体装置の製造方法であって、最上層電極２７を形成した後で、層間絶縁膜４０上に薄膜抵抗素子３０を形成する工程と、この薄膜抵抗素子３０にレーザーアニール処理を施してその特性を改質する工程と、を含む。 - 特許庁

The organic thin film transistor at least includes a substrate, an organic semiconductor layer, a gate insulating film, and a conductor, and the surface of the organic semiconductor layer contains an organic semiconductor crystal whose length of the longest portion exposed on the surface of the organic semiconductor layer is 100 nm or longer, at 10% or more with respect to a superficial area of the organic semiconductor layer.例文帳に追加

少なくとも、基板、有機半導体層、ゲート絶縁膜、及び導電体を備えた有機薄膜トランジスタであって、有機半導体層の表面が、有機半導体層の表面に露出している最長部の長さが１００ｎｍ以上である有機半導体結晶を、有機半導体層の表面積に対して１０％以上含むことを特徴とする有機薄膜トランジスタ。 - 特許庁

The field effect transistor comprises a source region and a drain region, a channel layer extending between the source region and the drain region comprising an organic semiconductor material, an electric insulating layer comprising an organic/inorganic mixed material arranged adjacently to the channel layer, and a gate region adjacent to the opposite side of the channel layer of the electric insulating layer.例文帳に追加

本発明はソース領域およびドレーン領域と、有機半導体材料からなる前記ソース領域と前記ドレーン領域の間を延びるチャネル層と、前記チャネル層に隣接するように配備された有機／無機混成材料からなる電気絶縁層と、ゲート領域が前記電気絶縁体層の前記チャネル層と反対側に隣接するように配備された電界効果トランジスタである。 - 特許庁

The first MIS transistor Trl includes: a first pocket region 9A of a second conductivity type formed below a first extension region 8A of a first conductivity type in a first active region 1a; and a first diffusion suppression region 7A containing a diffusion suppression impurity and formed below the first pocket region 9A in the first active region 1a.例文帳に追加

第１のＭＩＳトランジスタＴｒｌは、第１の活性領域１ａにおける第１導電型の第１のエクステンション領域８Ａの下に形成された第２導電型の第１のポケット領域９Ａと、第１の活性領域１ａにおける第１のポケット領域９Ａの下に形成された拡散抑制不純物を含む第１の拡散抑制領域７Ａとを備えている。 - 特許庁