「Transistor」に関連した英語例文の一覧と使い方(653ページ目) - Weblio英語例文検索

To provide a method for manufacturing a semiconductor device for manufacturing a highly reliable transistor having little display failure by making a semiconductor film so that the grain size of each crystal grain is substantially uniform and the average grain size of crystal grains is a proper size without increasing the number of steps when forming the semiconductor film on a substrate using a disilane gas while using a CVD apparatus.例文帳に追加

ＣＶＤ装置を用いてジシランガスで基板上に半導体膜を成膜する際、工程数を増やすことなく、各結晶粒のグレインサイズが略均一となるととともに、各結晶粒の平均グレインサイズが適切な大きさとなるよう半導体膜を形成することができることにより、表示不良の少ない信頼性の高いトランジスタを製造できる半導体装置の製造方法を提供する。 - 特許庁

The field effect transistor includes a semiconductor structure including a first semiconductor layer 6 and a second semiconductor layer 4 in heterojunction with the first semiconductor layer 6, a source electrode 8, a drain electrode 10, a gate electrode 9, each formed on the first semiconductor layer 6, and a protective film 11 including at least a metal-doped fullerene formed on the first semiconductor layer 6.例文帳に追加

本発明にかかる電界効果トランジスタは、第１の半導体層６と当該第１の半導体層６とヘテロ接合した第２の半導体層４とを含む半導体構造と、第１の半導体層６上に形成されたソース電極８、ドレイン電極１０、及びゲート電極９と、第１の半導体層６上に形成された金属内包フラーレンを少なくとも含む保護膜１１と、を有する。 - 特許庁

The problem is solved by providing an organic transistor which comprises a substrate, a gate electrode formed on the substrate, an insulating layer formed on the gate electrode, an organic molecule layer with the insulating layer surface covalent-bonded to one end, a catalyst layer covalent-bonded to the other end of the molecule layer, and the source-drain electrode formed on the catalyst layer.例文帳に追加

基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成された絶縁層と、前記絶縁層表面と片末端が共有結合した有機分子層と、前記分子層の他末端が共有結合した触媒層と、前記触媒層上に形成されたソース、ドレイン電極から構成されることを特徴とする有機トランジスタを提供することにより上記課題を解決する。 - 特許庁

The sense amplifier driver circuit comprises a plurality of series- connected delay inverters, with at least one of the delay inverters connected to the output in series; and a plurality of NMOS transistors with the gates being connected to the common input, with an overall beta ratio (width to length ratio) of the NMOS transistors being the same as a beta ratio of a pass transistor of a bit cell.例文帳に追加

本発明のセンス増幅器駆動回路は、直列連結される複数個の遅延反転器を具備し、前記遅延反転器のうち少なくとも一つは出力に直列に連結されゲートが入力に共通連結される複数個のＮＭＯＳトランジスタを備えて前記ＮＭＯＳトランジスタの総ベータ比率（全長に対する幅の比率）はビットセルのパストランジスタのベータ比率と等しいことを特徴とする。 - 特許庁

A diode D0 where an anode is connected to a power source voltage VDD, a resistor R0 connected in series to the cathode of the diode D0, a depletion field-effect transistor Q1 connected in series between the resistor R0 and a ground voltage GND, and a bias voltage take-out terminal T provided between the cathode of the diode D0 and the resistor R0, are provided.例文帳に追加

本バイアス電圧発生回路は、アノードが電源電圧ＶＤＤに接続されているダイオードＤ０と、ダイオードＤ０のカソードに直列に接続されている抵抗Ｒ０と、抵抗Ｒ０と接地電圧ＧＮＤとの間に直列に接続されているデプリーション型電界効果トランジスタＱ１と、ダイオードＤ０のカソードと抵抗Ｒ０との間に配置されたバイアス電圧取り出し端子Ｔと、からなる。 - 特許庁

To provide an EPROM device which can improve datagram retention property in a single poly OTP (one time programmable) cell, and prevent leak of electron charged at a floating gate, and provide a semiconductor device which can secure the datagram retention property in the single poly OPT cell, and HCI and insulating properties in a transistor constituting a main chip in other regions except OTP cell region simultaneously, and its manufacturing method.例文帳に追加

シングルポリＯＴＰセルにおけるデータリテンション特性を向上させ、フローティングゲートに荷電された電子の漏れを防止できるＥＰＲＯＭ素子と、シングルポリＯＴＰセルにおけるデータリテンション特性を確保すると同時に、ＯＴＰセル領域を除いた他の領域でメインチップを構成するトランジスタにおけるＨＣＩ特性及び絶縁特性を確保できる半導体素子及びその製造方法を提供する。 - 特許庁

The semiconductor device by one mode is provided with a transistor comprising a source, a drain and a channel region which are arranged in a semiconductor substrate, and a gate electrode disposed on a surface of the semiconductor substrate in the channel region through a gate insulating film; a capacitor connected to the channel region; first wiring which is electrically connected to the gate electrode; and second wiring which is electrically connected to the drain.例文帳に追加

本発明の１態様による半導体装置は、半導体基板中に設けられたソース、ドレイン及びチャネル領域と、該チャネル領域の半導体基板表面にゲート絶縁膜を介して設けられたゲート電極とを含むトランジスタと、前記チャネル領域に接続されたキャパシタと、前記ゲート電極に電気的に接続された第１の配線と、前記ドレインに電気的に接続された第２の配線とを具備する。 - 特許庁

To make it possible to realize a required element characteristic by adopting a simple means even when the area size of a field effect transistor (FET) is such a small that the required element characteristic can not be realized as to an FET, using strain group heterojunction crystals formed as thickness exceeding critical film thickness by utilizing an area size effect.例文帳に追加

歪み系ヘテロ接合結晶を用いる電界効果トランジスタの製造方法に関し、面積サイズ効果を利用して臨界膜厚を越えた厚さに形成した歪み系ヘテロ接合結晶を用いた電界効果トランジスタに於いて、その面積サイズでは、必要とされる素子特性を実現できないほど小さい場合であっても、簡単な手段を採ることに依って、要求されている素子特性を実現できるようにする。 - 特許庁

In the semiconductor device controlling input impedance by connecting the impedance element between a source or an emitter terminal and the input terminal, a gate or a base terminal of an input transistor, the impedance element reduces a variation of the input impedance following temperature variation by connecting the impedance element having a positive temperature coefficient with the impedance element having a negative temperature coefficient in series.例文帳に追加

入力トランジスタのゲート端子若しくはベース端子を半導体装置の入力端子とし、ソース端子若しくはエミッタ端子と入力端子との間に、インピーダンス素子を接続することで入力インピーダンスをコントロールする半導体装置において、インピーダンス素子は、正の温度係数を有するインピーダンス素子と負の温度係数を有するインピーダンス素子を直列に接続し、温度変化に伴う入力インピーダンスの変化を緩和する。 - 特許庁

The thin film transistor manufacturing method comprises irradiating an amorphous semiconductor film on an insulating surface with a laser beam scanned over the irradiated region to crystalline the amorphous semiconductor film and forming an active layer including a source region, a drain electric and a channel forming region, using the crystallized semiconductor film.例文帳に追加

絶縁表面上の非晶質半導体膜にレーザー光を照射し、該レーザー光を照射した領域を走査して前記非晶質半導体膜を結晶化させ、該結晶化させた半導体膜を用いてソース領域、ドレイン領域及びチャネル形成領域を含む活性層を形成する薄膜トランジスタの作製方法であって、前記レーザー光は、固体レーザーから連続発振されたレーザー光であることを特徴とする。 - 特許庁

The MOS field effect transistor comprises a semiconductor substrate having an element isolation region and an element forming region formed in a protruding state on the isolation region, the gate electrode formed on the element forming region via a gate insulation film, and a source-drain made of a conductive layer formed on the substrate so as to cover a side face of the protruding substrate.例文帳に追加

素子分離領域を有し、該素子分離領域に対して素子形成領域が凸状に形成されてなる半導体基板と、素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、凸状半導体基板の側壁を覆うように半導体基板上に形成された導電層からなるソース／ドレインとを備えることを特徴とするＭＯＳ電界効果型トランジスタにより、上記の課題を解決する。 - 特許庁

The thin-film transistor comprises an active layer 102 which is formed of a semiconductor thin film and has an unevenness of 10 nm or larger on the surface, gate insulation film 103 formed of a silicon nitride film containing fluorine on the surface of the active layer 102, a gate electrode 104 formed on the gate insulation film 103, and source and drain electrodes 105 electrically connected to the active layer 102.例文帳に追加

半導体薄膜からなり表面に１０ｎｍ以上の凹凸を有する活性層１０２と、活性層１０２の表面上に形成されフッ素を含むシリコン窒化膜からなるゲート絶縁膜１０３と、ゲート絶縁膜１０３上に形成されるゲート電極１０４と、活性層１０２と電気的に接続されるソース・ドレイン電極１０５とを具備することを特徴とする薄膜トランジスタ。 - 特許庁

In the semiconductor apparatus 1 formed of a field effect transistor equipped with a gate electrode 15 formed on the semiconductor substrate 11 through the gate insulating film 14, a part of the gate electrode 15 coming into contact with the gate insulating film 14 is formed of a film containing hafnium and nitrogen, and the film contains, at least, nitrogen, and the compositional ratio of nitrogen to hafnium is 51% or below.例文帳に追加

半導体基板１１上にゲート絶縁膜１４を介してゲート電極１５を備えた電界効果トランジスタからなる半導体装置１であって、前記ゲート電極１５は少なくとも前記ゲート絶縁膜１４側がハフニウムと窒素とを含む膜からなり、前記ハフニウムと窒素とを含む膜は少なくとも窒素を含みかつハフニウムと窒素とに対する窒素の組成比が５１％以下である。 - 特許庁

An insulated gate field effect transistor is fabricated by forming an underlying silicide film or a gate insulation film on a substrate, forming an amorphous silicon film in contact therewith without exposing the film to the atmosphere, heat treating the amorphous silicon film to form a crystalline silicon film, and patterning the crystalline silicon film to form a semiconductor layer for forming a channel forming region.例文帳に追加

基板上の下地となる酸化珪素膜又はゲイト絶縁膜となる酸化珪素膜を形成し、その酸化珪素膜を大気に曝すことなく、それに接して非晶質珪素膜を形成し、その非晶質珪素膜を熱処理し、結晶性珪素膜を形成し、その結晶性珪素膜をパターニングし、チャネル形成領域が形成される半導体層を形成して、絶縁ゲイト型電界効果トランジスタを作製する。 - 特許庁

To make easily manufacturable a liquid crystal display panel without generating a critical flaw of a defective display due to the presence of flocculating particles (including foreign matter) larger than spacer particles and without scrapping in the liquid crystal display panel comprising a thin film transistor(TFT) substrate and a color filter substrate between which a liquid crystal is enclosed.例文帳に追加

液晶が封入されたＴＦＴ基板とカラーフィルタ基板とで構成される液晶表示パネルにおいて、スペーサ粒子よりも大きな凝集粒子（異物も含む）の存在による表示不良という致命的な欠陥が生じないように廃棄することなく容易に製造することができるようにした液晶表示パネルの製造方法並びに微小粒子搭載基板の製造方法およびその装置を提供することにある。 - 特許庁

The thin film transistor includes a channel layer formed of oxide semiconductor material, a source electrode and drain electrode facing each other on the channel layer, a protective layer formed to cover the channel layer under the source electrode and drain electrode, a gate electrode to apply an electric field on the channel layer, and a gate insulating layer interposed between the gate electrode and the channel layer.例文帳に追加

酸化物半導体物質から形成されたチャンネル層、チャンネル層上に互いに対向して位置するソース電極及びドレイン電極、ソース電極及びドレイン電極の下で、チャンネル層をカバーするように形成された保護層、チャンネル層に電界を印加するためのゲート電極、及びゲート電極とチャンネル層との間に介在されたゲート絶縁層を備えることを特徴とする薄膜トランジスタである。 - 特許庁

This high frequency amplifier circuit is designed to make the impedance of an input node N1 match the impedances of a transistor 200 and a load 300 in both first and second prescribed frequency bands by supplying a high frequency signal set in either the first or second prescribed frequency band to one of inductors serially connected via a selector circuit 10.例文帳に追加

本発明の高周波増幅回路は、第１および第２の所定周波数帯のいずれかに設定される高周波信号をセレクタ回路１０を介して直列に接続されているインダクタの１つに供給することにより第１および第２の所定周波数帯のいずれにおいても、入力ノードＮ１のインピーダンスと、当該トランジスタ２００および負荷３００のインピーダンスとが整合するように設計する。 - 特許庁

In a TC parallel unit serially connected type ferroelectric memory, a dummy upper electrode 25 which is not connected to another element is disposed in a capacitor of a terminal end of the block in which a block selecting transistor 6 or a plate line is disposed, so that an upper electrode 20 in the capacitor used for the cell is not disposed at an outermost periphery to prevent a deterioration of the ferroelectric capacitor characteristics.例文帳に追加

ＴＣ並列ユニット直列接続型強誘電体メモリにおいて、ブロック選択トランジスタ６、又は、プレート線が配置されるメモリセルブロックの終端のキャパシタ内に、他の素子に接続されないダミー上部電極２５を配置し、メモリセルに使用しているキャパシタ内の上部電極２０が最外周にこない様にして、ブロック終端部における、強誘電体キャパシタ特性の劣化を防止する。 - 特許庁

The MOS field-effect transistor includes a device isolating region disposed on a predetermined portion of the semiconductor substrate to define an active region, a source region and a drain region spaced apart from each other about a channel region within the active region, a gate electrode formed on the active region between the source region and the drain region, and a gate insulating layer formed between the active region and the gate electrode.例文帳に追加

半導体基板の所定領域に配置されて活性領域を限定する素子分離領域を含み、活性領域内でチャンネル領域を介在してソース領域及びドレイン領域が互いに離隔されて形成されており、ソース領域とドレイン領域間の活性領域上にゲート電極が形成されており、活性領域とゲート電極との間にゲート絶縁膜が形成されているトランジスタ。 - 特許庁

The power supply pins required for an input-output circuit are only two pins 38 and 42 while a high voltage withstand property and extensibility are achieved by providing a buffer interface between a functional digital circuit and a common bus for another digital circuit by using two PMOS switching transistors T1A and T1B instead of one PMOS switching transistor between the output line 30 of the circuit and an output power terminal 42.例文帳に追加

入出力ドライバ回路は、回路の出力ライン（３０）と出力電源端子（４２）との間に、１つのみの代わりに、２つのＰＭＯＳスイッチング・トランジスタ（Ｔ１Ａ，Ｔ１Ｂ）を用いることによって、機能性デジタル回路（１４）と他のデジタル回路のための共通バス（１８）との間に、バッファ・インターフェースを備え、高いレベルの電圧耐性および伸展性を達成しつつ、必要な電源ピン（３８，４２）を２つのみに抑えた。 - 特許庁

The manufacturing method includes steps of: forming a manganese oxide film 12 serving as a gate insulating film on a semiconductor substrate 1 on which a transistor is formed; forming a conductive film 13 serving as a gate electrode on the manganese oxide film 12; and forming a gate electrode 13 and a gate insulating film 12 by forming the conductive film 13 and the manganese oxide film 12.例文帳に追加

半導体装置の製造方法は、トランジスタが形成される半導体基体１上に、ゲート絶縁膜となる酸化マンガン膜１２を形成する工程と、前記酸化マンガン膜１２上に、ゲート電極となる導電体膜１３を形成する工程と、前記導電体膜１３及び前記酸化マンガン膜１２を加工し、ゲート電極１３及びゲート絶縁膜１２を形成する工程と、を具備する。 - 特許庁

In the organic TFT element having a first and a second transistor each including a source electrode, a drain electrode and an organic semiconductor layer connecting the electrodes to each other, cells which are formed of regions between electrodes of the first and second transistors and in a length direction of the electrodes and where organic semiconductor layers are disposed are all in the same shape and intervals between adjacent cells are all constant.例文帳に追加

ソース電極及びドレイン電極並びに前記電極間を接続する有機半導体層を含む第１及び第２のトランジスタと、を有する有機ＴＦＴ素子において、第１及び第２のトランジスタの電極間及び電極の長手方向の領域とで形成され有機半導体層が配置されるセルは全て同一形状でありかつ隣り合うセルの間隔は全て一定であることで解決できる。 - 特許庁

To appropriately correct variations in the mobility, in a transistor which drives a light-emitting element, even if the emission luminances differ, and effectively avoid shading due to the correction of the variations in the mobility, by applying the present invention to a display device or a display device driving method, for example, an active matrix-type display device having organic EL elements that use polysilicone TFTs.例文帳に追加

本発明は、表示装置及び表示装置の駆動方法に関し、例えばポリシリコンＴＦＴを用いた有機ＥＬ素子によるアクティブマトリックス型のディスプレイ装置に適用して、発光輝度が種々に異なる場合でも、発光素子を駆動するトランジスタにおける移動度のばらつきを適切に補正するようにして、移動度のばらつき補正によるシェーディングの発生を有効に回避することができるようにする。 - 特許庁

This circuit has a microstrip line 9 connected to a signal input terminal 101 of a transistor 10, a microstrip line 14 connected to a signal output terminal 102, and a dielectric resonator 4 which is coupled with the microstrip lines 9 and 14 in terms of high frequencies, and the microstrip lines 9 and 14 are provided with patterns 11 and 17, which branch off from the microstrip lines 9 and 14 at arbitrary angles.例文帳に追加

トランジスタ１０の信号入力端子１０１に接続されたマイクロストリップライン９と、信号出力端子１０２に接続されたマイクロストリップライン１４と、マイクロストリップライン９，１４と高周波的に結合した誘電体共振器４とを有する構成において、マイクロストリップライン９，１４には、任意の角度でマイクロストリップライン９，１４から分岐するパターン１１，１７が設けられた構成としている。 - 特許庁

The conversion circuit converts the ECL level signal into a signal of the logic level adapting to the CMOS logic circuit with passing the ECL level signal through a current switch circuit 1, an emitter follower circuit 2 and a gate grounding PMOS amplifying circuit 3 to perform a level conversion at high speed by connecting a capacitor C1 between a source and a drain of a PMOS transistor MP1 in the circuit 3.例文帳に追加

論理レベル変換回路は、ＥＣＬレベル信号をカレントスイッチ回路１、エミッタフォロワ回路２、及びゲート接地ＰＭＯＳ増幅回路３を通すことによって、ＣＭＯＳ論理回路に適合する論理レベルの信号に変換するものであり、ゲート接地ＰＭＯＳ増幅回路３内のＰＭＯＳトランジスタＭＰ１のソース−ドレイン間にキャパシタＣ１を接続することにより、高速なレベル変換を行う。 - 特許庁

A nonvolatile semiconductor memory cell 20 corresponding to input address information has a variable resistive element 14 comprising materials having a perovskite type crystal structure, in which resistance values between electrodes change reversibly by voltage values impressed between a pair of electrodes, and the resistance values are sustained after impression of the voltage; and a MOS transistor in which the variable resistive element 14 and a drain area 13 which is a driving area are connected.例文帳に追加

入力アドレス情報に対応した不揮発性半導体メモリセル２０は、一対の電極間に印加される電圧値によって、電極間の抵抗値が可逆的に変化し、電圧印加後も抵抗値を保持するペロブスカイト型結晶構造を有する材料から成る可変抵抗素子１４と、その可変抵抗素子１４と駆動領域であるドレイン領域１３とが接続されたＭＯＳトランジスタとを有する。 - 特許庁

The blocks are controlled by generating an individual blcok on/off (BLOCK_ON/OFF) signal for each block, generating an individual control signal, in response to the individual block on/off (BLOCK_ON/OFF) signal, supplying the individual control signal to the control transistor and controlling voltage supply to the logic circuit within each block, based on the individual control signal.例文帳に追加

ブロックは各ブロックに対する個別的ブロックオン/オフ（ＢＬＯＣＫ＿ＯＮ/ＯＦＦ）信号を生成する段階、個別的ブロックオン/オフ（ＢＬＯＣＫ＿ＯＮ/ＯＦＦ）信号に応答して個別的制御信号を生成する段階、コントロールトランジスタに個別的制御信号を供給する段階、及び個別的制御信号に基づいて各ブロック内にあるロジック回路に対する電圧供給を制御する段階によって制御される。 - 特許庁

On the basis of the resulting relationship a capacitor 12 charges and discharges a current mirror circuit 8 and a P type MOS transistor 4, to generate an output signal 'Vout'.例文帳に追加

カレントミラー回路１０を構成するＰ型ＭＯＳトランジスタ３によって、差動増幅回路７に一定電流“Ｉ_ｃｏｎｔ”を供給させながら、この差動増幅回路７によって、入力信号“Ｖ_ｉｎ”と、しきい値となる定電圧“Ｖ_Ｅ１”との大小関係を判定させるとともに、この判定関係に基づき、カレントミラー回路８、Ｐ型ＭＯＳトランジスタ４に、コンデンサ１２を放電または充電させ、出力信号“Ｖ_ｏｕｔ”を生成させる。 - 特許庁

In an MIS(Metal Insulator Semiconductor) type semiconductor device by the manufacturing method of forming a mixed layer composed of Si and one or more kinds of metal elements, oxidizing the mixed layer, and forming a gate insulation film; a high capacity MIS transistor element with suppressed low dielectric constant SiO_2 formation is manufactured between an Si single crystal substrate and the gate insulation film.例文帳に追加

本発明は、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置において、Ｓｉと一種以上の金属元素からなる混合層を形成し、前記混合層を酸化処理しゲート絶縁膜を形成する製造方法により、Ｓｉ単結晶基板とゲート絶縁膜間に低誘電率なＳｉＯ_２形成を抑制した高容量なＭＩＳトランジスタ素子を作製することができるものである。 - 特許庁

One or a plurality of field effect transistors are layered in the thickness direction of a multi-layer film for a basic unit planarly juxtaposing and arranging one or the plurality of the field effect transistors forming a gate electrode, a source electrode and a drain electrode on the surface of the semiconductor multi-layer film, and the gate electrode, the source electrode and the drain electrode of each field effect transistor are connected respectively.例文帳に追加

半導体多層膜表面にゲート電極、ソース電極およびドレイン電極が形成されてなる電界効果トランジスタの１個または複数個が平面的に並列配置された基本ユニットに対して、前記多層膜の厚さ方向に１個または複数個の電界効果トランジスタが積層され、かつ、各電界効果トランジスタの前記ゲート電極、ソース電極、およびドレイン電極同士がそれぞれ接続された構造。 - 特許庁

A pixel 4 has a floating diffusion FD for receiving charges from a photodiode PD, an amplifier transistor AMP for output of signals according to the voltage potential of the floating diffusion FD, a transfer switch TX for transferring the charges to the floating diffusion from the photodiode PD, a reset switch RES for resetting the voltage potential of the floating diffusion FD, and a selection switch SEL for selecting readout rows.例文帳に追加

画素４は、フォトダイオードＰＤからの電荷を受け取るフローティングディフュージョンＦＤと、フローティングディフュージョンＦＤの電位に応じた信号を出力する増幅トランジスタＡＭＰと、フォトダイオードＰＤから前記フローティングディフュージョンに電荷を転送する転送スイッチＴＸと、フローティングディフュージョンＦＤの電位をリセットするリセットスイッチＲＥＳと、読み出し行を選択するための選択スイッチＳＥＬとを有する。 - 特許庁

In this element, since the interlayer insulating film comprises a mixture of the organic material and the fine particles, it is possible to obtain the transistor element in which the unwanted channel is hardly induced in the organic semiconductor and its ON/OFF ratio is good.例文帳に追加

本発明のトランジスタ素子は、基板上に有機半導体を用いたトランジスタと、有機半導体層に接する層間絶縁膜と、層間絶縁膜に設けられたスルーホールを介してトランジスタと電気的に導通する上部電極とが積層された素子において、前記層間絶縁膜が有機材料と微粒子との混合物から構成されるため、有機半導体に不要なチャネルが誘起されにくくオン／オフ比の良好なトランジスタ素子とすることができる。 - 特許庁

In the electric equipment having an active matrix type display device forming plural pixels on a substrate, each pixel has a thin film transistor(TFT) having amorphous silicon and the display device is connected to an external driving circuit for driving respective pixels by a TAB system and allowed to display the operating method or operating state of the electric equipment.例文帳に追加

複数の画素が基板上に形成されたアクティブマトリクス型表示装置を有する電気機器であって、前記画素は、アモルファスシリコンを有する薄膜トランジスタを有しており、前記表示装置は、前記画素を駆動する外部駆動回路とＴＡＢ方式によって接続されており、前記表示装置は、前記電気機器の操作方法または前記電気機器の動作状態を表示することを特徴とする電気機器。 - 特許庁

The voltage-compliant multiple-stage extrinsic transconductance amplification high electron mobility transistor has a buffer layer, a main channel layer, a superlattice structure having a cumulative thickness of GaInAs/GaAs, a single-atom δ-doping career supply layer, a gate Schottky contact layer, a drain/source ohmic contact layer, successively disposed on a semiconductor substrate, in which the superlattice structure includes a barrier layer and a subchannel layer.例文帳に追加

電圧順応性のある多段階外因相互コンダクタンス増幅高電子移動度トランジスタは、半導体基板上に、順に、バッファ層と、主チャンネル層と、ガリウムインジウム砒素/ガリウム砒素の厚さが累積的である超格子構造と、単原子δ-ドーピングキャリア供給層と、ゲートショットキーコンタクト層と、ドレーン/ソースオーミックコンタクト層とが配置され、その中で、上記超格子構造には、障壁層とサブチャンネル層とがある。 - 特許庁

The nanowire transistor has at least one nanowire 13 provided with a core 13a which functions as a channel region, and an insulating shell 13b which covers the surface of the core 13a; a source electrode 14 and a drain electrode 15 which are connected to the nanowire 13; and a gate electrode 21 which controls conductivity in at least a part of the core 13a in the nanowire 13.例文帳に追加

本発明のナノワイヤトランジスタは、チャネル領域として機能するコア部分１３ａと、コア部分１３ａの表面を被覆する絶縁性シェル部分１３ｂとを有する少なくとも１本のナノワイヤ１３と、ナノワイヤ１３に接続されたソース電極１４及びドレイン電極１５と、ナノワイヤ１３におけるコア部分１３ａの少なくとも一部における導電性を制御するゲート電極２１とを備えたナノワイヤトランジスタである。 - 特許庁

To provide a semiconductor device that is constituted by forming a completely depleted MISFET transistor using an SOI layer and can set a threshold to a specified value while the sensitivity threshold to the fluctuation of the film thickness of the SOI layer is roughly maintained at the minimum value even when the impurity concentration in the channel region of a MISFET fluctuates by changing the back gate voltage depending on the impurity concentration.例文帳に追加

ＳＯＩ層を用いた完全空乏化ＭＩＳＦＥＴトランジスタを形成してなる半導体装置において、ＭＩＦＳＥＴのチャネル不純物濃度に依存して、バックゲート電圧を変化させることによって、不純物濃度が変動しても、ＳＯＩ膜厚バラツキに対するしきい値感度をほぼ極小に保ったままで、しきい値を規定する値にできるようにする半導体装置を提供することを目的とする。 - 特許庁

In this semiconductor device, the bipolar transistor is formed to have an epitaxial base region, formed on a semiconductor substrate and formed of a silicon mixed crystal layer 9 consisting of silicon layers 9A, 9C and a layer 9B having silicon and other group IV element, and a silicide 11 is formed on the part of the silicon mixed crystal layer 9 which serves as an extraction electrode via a polycrystalline silicon film 10.例文帳に追加

半導体基体上に、シリコン層９Ａ，９Ｃとシリコン及び他の第IV族元素を有する層９Ｂにより成るシリコン混晶層９によって形成されたエピタキシャルベース領域を有するバイポーラトランジスタが形成されて成り、シリコン混晶層９のうちベース引出し電極部となる部分の上に、多結晶シリコン膜１０を介してシリサイド１１が形成されて成る半導体装置を構成する。 - 特許庁

To provide a high-frequency oscillation circuit of a differential form with a configuration, where positive feedback is respectively applied between a collector terminal of one transistor(TR) and a base terminal of the other TR and between the collector terminal of the other TR and a base terminal of the one TR in the differential pair TR configuration, that can reduce intermodulation distorting components between harmonics, without losing oscillation performance.例文帳に追加

本発明は、差動対を構成する、一方のトランジスタのコレクタ端子と他方のトランジスタのベース端子との間、および、他方のトランジスタのコレクタ端子と一方のトランジスタのベース端子との間にそれぞれ正帰還をかける構成の差動形の高周波発振回路において、発振性能を損うことなく、高調波成分どうしの相互変調歪み成分を低減できるようにすることを最も主要な特徴とする。 - 特許庁

And in the liquid crystal display device, the uniformity of the coating of an organic protective film 48 can be sufficiently secured by applying the protective film having ≤1.5 μm thickness and defects of discontinuity and dyeing between a transistor and a pixel electrode 50 can be minimized by uniformly etching surface to form a contact hole 42 for connecting a source electrode 46 of a TFT with the pixel electrode 50.例文帳に追加

また、ここにいう液晶表示素子において有機保護膜の厚さを１．５μｍ以下に塗布することで有機保護膜４８のコーティングの均一性を充分に確保することができ、画素電極５０とＴＦＴのソース電極４６を接続させるためのコンタクトホール４２のエッチングを均一にしてトランジスタと画素電極５０の間の断線不良及び染色不良を最小化することができる。 - 特許庁

In an embodiment, the level conversion bus switch has a MOS transistor switch 1 controlled in conduction by a low voltage level control signal which is connected between a low voltage level signal line transmitting a low voltage level signal and a high voltage level signal line transmitting a high voltage level signal, and a pull-up resistance 2 connected between the high voltage level signal line and a high voltage power line VccB.例文帳に追加

実施形態のレベル変換バススイッチは、低電圧レベル信号が伝送される低電圧レベル信号線と高電圧レベル信号が伝送される高電圧レベル信号線との間に、低電圧レベルの制御信号により導通が制御されるＭＯＳトランジスタ型のスイッチ１が接続され、高電圧レベル信号線と高電圧電源線ＶｃｃＢとの間に、プルアップ抵抗２が接続される。 - 特許庁

A standby power supply unit has a first standby power circuit wherein the rippled DC output voltage of a full-wave rectifier circuit 12 is filtered to output a first DC voltage, and a second standby power supply circuit having a transistor 7 wherein applying to its collector the rippled DC output voltage of a bridge rectifier circuit 3, its base is grounded via a Zener diode 9 to output a second DC voltage from its emitter.例文帳に追加

ブリッジ整流回路３の脈動直流出力電圧を平滑にした第１の直流電圧を出力する第１のスタンバイ電源回路と、コレクタに上記ブリッジ整流回路の脈動直流出力電圧が印加され、ベースがツェナーダイオード９を介して接地され、コレクタから第２の直流電圧を出力するトランジスタ７を有する第２のスタンバイ電源回路とを備えた。 - 特許庁

The field effect transistor includes a gate electrode film 14, the plurality of semiconductor nanowires 11 disposed so as to pass through the gate electrode film 14, a source electrode film 12 formed so as to be in contact with one end of each of the semiconductor nanowires 11 to connect them, and a drain electrode film 13 formed so as to be in contact with the other end of each of the semiconductor nanowires to connect them.例文帳に追加

本発明の電界効果トランジスタは、ゲート電極膜１４と、ゲート電極膜１４を貫通するように配置された複数の半導体ナノワイヤ１１と、半導体ナノワイヤ１１のそれぞれの一端に接触してそれらを接続するように形成されたソース電極膜１２と、半導体ナノワイヤのそれぞれの他端に接触してそれらを接続するように形成されたドレイン電極膜１３とを含む。 - 特許庁

To carry out a desired circuit connection in a subsequent wiring forming step and enhance a yield of a semiconductor product in such a manner that, even when a finished dimension of a wiring layer or a diffusion layer fluctuates because of exposure variations and etching variations in a production process, a characteristic fluctuation of a transistor because of its fluctuation is corrected or a decrease in an operating allowance of an internal circuit is prevented.例文帳に追加

製造プロセスでの露光ばらつき、エッチングばらつきによって配線層あるいは拡散層の仕上がり寸法が変動した場合でも、その変動によるトランジスタの特性変動を補正する、あるいは内部回路の動作余裕の減少を防止するように、以後の配線形成工程で所望の回路接続を行うことができ、半導体製品の歩留まりを向上させることができる。 - 特許庁

In the horizontal insulated gate bipolar transistor, there are four or above stripe-like collectors which are insulated and separated from a semiconductor substrate, are formed by straddling a plurality of adjacent single crystal silicon regions, are formed on main surfaces of a plurality of the single crystal silicon regions, and are arranged in end parts of the single crystal silicone regions interposing stripe-like emitters arranged by making them face the collectors.例文帳に追加

本発明の横型絶縁ゲートバイポーラトランジスタは、半導体基板から互いに絶縁分離されていて隣接した複数の単結晶シリコン領域に跨って形成されており、前記複数の単結晶シリコン領域の各主表面に形成した、ストライプ形状のコレクタが、該コレクタに対向して配置したストライプ形状のエミッタを挟み、単結晶シリコン領域の端部に配置したコレクタの数が４つ以上ある。 - 特許庁

An intermediate wiring body 42 for electrically connecting the corresponding ones between the pixel electrode driving transistor TFT and the pixel electrode 68 is interposed between the substrate 40 having the circuit including the plurality of pixel electrode driving transistors TFT on the surface part thereof and the display part 60 having at least the pixel electrodes 68 corresponding to the pixel electrode driving transistors TFT.例文帳に追加

複数の画素電極駆動用トランジスタＴＦＴを含む回路を表面部に形成した基板４０と、画素電極駆動用トランジスタＴＦＴに対応する画素電極６８を少なくとも有する表示部４２との間に、少なくとも画素電極駆動用トランジスタＴＦＴと画素電極６８との対応するもの同士の間を電気的に接続する中間配線体４２を介在させる。 - 特許庁