「array cell」に関連した英語例文の一覧と使い方(39ページ目) - Weblio英語例文検索

Thus, even when the scale of a memory cell array increases, an increase in a layout area and timing skew which are caused by arrangement of the local switch drivers LSD and the main switch drivers MSD can be suppressed.例文帳に追加

メモリセルアレイの規模が大きくなっても、ローカルスイッチドライバＬＳＤとメインスイッチドライバＭＳＤの配置によるレイアウト面積の増大及びタイミングスキューを抑制することができる。 - 特許庁

A memory cell array 1 is connected with a word line WL and a bit line BL, and a plurality of memory cells each of which stores one of n values (n is a natural number of ≥2) is arranged in a matrix.例文帳に追加

メモリセルアレイ１は、ワード線ＷＬ、及びビット線ＢＬに接続され、ｎ値（ｎは２以上の自然数）のうちの１値を記憶する複数のメモリセルがマトリックス状に配置されている。 - 特許庁

An auxiliary precharging circuit 10 is installed with respect to a memory cell array part 1, a precharging circuit 4, in which an I/O data bus T and an I/O data bus B as well as a data bus are charged to a VDD level, a write buffer 5, and a read buffer 6.例文帳に追加

メモリセルアレイ部１、Ｉ／ＯデータバスＴ，Ｂ、データバスをＶＤＤレベルに充電するプリチャージ回路４、ライトバッファ５、リードバッファ６に対し、補助プリチャージ回路１０を設ける。 - 特許庁

To provide a non-volatile memory cell that can be driven at a low voltage and is capable of high-speed program and high-density integration, and its usage, a manufacturing method, and a non-volatile memory array.例文帳に追加

低電圧駆動および高速プログラムならびに高密度集積の可能な不揮発性メモリセルおよびその使用方法、製造方法ならびに不揮発性メモリアレイを提供する。 - 特許庁

To enable quick discharge at the time of programming, simplifying a process at the time of forming contacts of a cell array part and a peripheral circuit part, and reducing etching damage.例文帳に追加

プログラム時の放電を迅速に行い、セルアレイ部及び周辺回路部のコンタクト形成時の工程を単純化し、蝕刻損傷を減らすＮＯＲ型フラッシュメモリ装置の製造方法を提供する。 - 特許庁

To provide a liquid crystal device wherein a polarizer, having uniform polarization characteristics in a substrate in-plane is provided in a liquid crystal cell and to provide a color filter substrate, and to provide an array substrate used for the same.例文帳に追加

基板面内で均一な偏光特性を有する偏光子を液晶セル内に具備した液晶装置、これに用いられるカラーフィルタ基板及びアレイ基板を提供すること。 - 特許庁

To provide an abnormality detection system and a terminal board which reliably detect insulation failure between NP terminals to which power lines are connected even if a direct current power source such as a solar cell array is adopted.例文帳に追加

太陽電池アレイなどの直流電源の場合でも、電源線が接続されるNP端子間の絶縁不良を確実に検出できる異常検出システム及び端子台を提供する。 - 特許庁

To provide a nonvolatile memory device having a stacked structure of which the degree of integration is enhanced by simplifying the arrangement and coupling of a cell array of a stacked structure and peripheral circuits, and to provide a memory card and a system.例文帳に追加

積層構造のセルアレイと周辺回路との配置及び連結とを単純化して、集積度を高めた積層構造の不揮発性メモリ装置、メモリカード及びシステムを提供する。 - 特許庁

To integrate a nonvolatile memory cell array and two kinds of MIS(metal insulator semiconductor) transistor circuits, which are different in the thickness of the gate insulator film in a simple process to exhibit desired characteristics, respectively.例文帳に追加

不揮発性半導体メモリセルアレイと共にゲート絶縁膜厚の異なる二種のＭＩＳトランジスタ回路をそれぞれ所望の特性を発揮させるべく、簡単な工程で集積形成する。 - 特許庁

When plural memory cells in a memory cell array 1 are successively selected and write-in of data is performed in a NOR type flash memory, plural memory cells are divided into a first group and a second group.例文帳に追加

ＮＯＲ型フラッシュメモリにおいて、メモリセルアレイ１内の複数のメモリセルを順次選択してデータの書き込みを行う際、複数のメモリセルを第１のグループと第２のグループに分ける。 - 特許庁

In a sense amplifier 3, initial charging is performed for bit lines BL in respective control areas of the memory cell array 1 by a charge voltage controlled by respective individual bit line control signals BLC.例文帳に追加

センスアンプ３は、メモリセルアレイ１の各制御領域内のビット線ＢＬに対してそれぞれ個別のビット線制御信号ＢＬＣにより制御された充電電圧で初期充電を行う。 - 特許庁

The ferroelectric memory includes a memory cell array where a plurality of memory cells with a ferroelectric capacitor are arranged, the plurality of word lines, the plurality of plate lines, and a plurality of word line driving circuits.例文帳に追加

強誘電体メモリは、強誘電体キャパシタを有する複数のメモリセルが配置されるメモリセルアレイと、複数のワード線と、複数のプレート線と、複数のワード線駆動回路を含む。 - 特許庁

To provide a semiconductor device capable of preventing lowering of an access speed caused by a redundancy determination while reducing a precharge circuit in a memory cell array having a hierarchy bit line configuration.例文帳に追加

階層化ビット線構成を有するメモリセルアレイにおいてプリチャージ回路を削減しつつ冗長判定に伴うアクセス速度の低下を防止し得る半導体装置を提供する。 - 特許庁

The data read from the memory cell array is stored in the buffer register, together with the check bit and is then decoded overwritten to the buffer register as correctly read data for outputting to the outside.例文帳に追加

メモリセルアレイから読み出されたデータはチェックビットと共にバッファレジスタに格納され、その後デコードされて正しい読み出しデータとしてバッファレジスタに上書きされた後、外部に出力される。 - 特許庁

To provide a semiconductor storage system capable of suppressing the overhead of the system resulting from mismatch between the data management unit of a host device and the data management unit of a memory cell array.例文帳に追加

ホスト装置のデータ管理単位とメモリセルアレイのデータ管理単位との間のミスマッチに起因するシステムのオーバーヘッドを抑制することを可能にした半導体記憶システムを提供する。 - 特許庁

The address selection part selects the received logic address or a spare block address received from the defective block mapping register part as a physical address and output it to the memory cell array part.例文帳に追加

アドレス選択部は、受信された論理的アドレス又は不良ブロックマッピングレジスター部から受信される予備ブロックアドレスを物理的アドレスとして選択してメモリセルアレイ部に出力する。 - 特許庁

A column decoder 3C or 103 decodes and supplies a row address W or R to the memory cell array 5 through a column driver 4C or 131C, respectively.例文帳に追加

列デコーダ３Ｃまたは１０３は、列アドレスＷまたはＲをそれぞれデコードし、列ドライバ４Ｃまたは１３１Ｃを介してメモリセルアレイ５にそれぞれ供給するようになされている。 - 特許庁

The voltage developing circuit 5 is supplied with the first and third voltages to output a fourth and fifth voltages higher than the second voltage, of which the third voltage is stepped down or boosted up, to the cell array core 3.例文帳に追加

電圧生成回路５は、第１、第３電圧が供給され、第３電圧を降圧又は昇圧した第２電圧より高い第４、第５電圧をセルアレイコア３に出力する。 - 特許庁

A coincident signal output circuit 32 outputs a coincidence signal when the set of the coincident entry addresses outputted from a register 2 is coincident with the packet filter conditions of the CAM cell array 31.例文帳に追加

一致信号出力回路３２は、レジスタ２から出力された一致エントリアドレスの集合がＣＡＭセルアレイ３１のパケットフィルタ条件と一致したとき、一致信号を出力する。 - 特許庁

A data FIFO 23 sequentially stores the write data when a read instruction is input during the write operation and continues the write operation by sequentially outputting the data to a memory cell array 21 after the end of read operation.例文帳に追加

データFIFOは、書込動作の間に読出命令が入力されると書込データを順次貯蔵し、読出動作完了後に順次メモリセルアレーに出力して書込動作を続ける。 - 特許庁

A transfer switch row 7 where a transfer switch 6 being connected to one end of each data bus GDB is formed with a layout pitch, namely the interval of the data buses GDB, is formed at each of the cell array groups A1 and A2.例文帳に追加

各セルアレイ群A1，A2には、各データバスGDB の一端と接続されたトランスファ・スイッチ６をデータバスGDB の間隔であるレイアウトピッチで形成してなるトランスファ・スイッチ列７が形成されている。 - 特許庁

To provide configuration of a semiconductor line for reducing the voltage drop in wiring and power consumption, by reducing the resistivity of wiring for selecting memory cells of a memory cell array.例文帳に追加

メモリセルアレイのメモリセルを選択する配線の抵抗率を低減することにより、配線中の電圧降下を低減し、消費電力を低減する半導体ラインの構造を提供する。 - 特許庁

The flash memory device comprises plural local word lines, plural bit lines, and a memory cell array provided with plural flash EEPROM cells arranged in areas where the local word lines cross the bit lines.例文帳に追加

複数のロ−カルワ−ドライン、複数のビットライン及びロ−カルワ−ドラインとビットラインとの交差領域に配列された複数のフラッシュＥＥＰＲＯＭセルを備えたメモリセルアレイを含む。 - 特許庁

The write or read can be performed by simultaneous one time access for the plurality of bytes by replacing bit arrangement of the memory cell array by a write method or a read method.例文帳に追加

そして、メモリセルアレイのビット配列を、書込み方法又は読出し方法により入れ替えることにより、複数バイト同時に１回のアクセスで書込み又は読出しが可能とする。 - 特許庁

If there are no errors in the priority encoder, the priority encoder sequentially outputs word line addresses of the most-significant bit through the least-significant bit of the CAM cell array.例文帳に追加

前記優先順位エンコーダは、前記優先順位エンコーダに欠陥がない場合、前記ＣＡＭセルアレイのワードラインの最上位ビットアドレスから最下位ビットアドレスまで順次出力する。 - 特許庁

This nonvolatile semiconductor memory device includes a memory cell array determined only by contact points between word lines and bit lines formed on a substrate.例文帳に追加

基板上にそれぞれ形成された一つのビットラインと一つのワードラインとの接点によって唯一に決定される一つのメモリセルを持つメモリセルアレイを含む不揮発性半導体メモリ素子。 - 特許庁

There are provided a method for forming the acrylic film, the acrylic backsheet for a solar cell array containing the acrylic film and a polyester layer, and a method for producing the acrylic backsheet.例文帳に追加

当該アクリル系膜を形成する方法、当該アクリル系膜とポリエステル層とを含む太陽電池アレイのための裏打ち、並びに当該裏打ちの形成方法も提供される。 - 特許庁

A memory cell array where a size of the MOS transistor is relatively small, and a peripheral circuit where the size of the MOS transistor is relatively large, are formed on the semiconductor substrate 10.例文帳に追加

半導体基板１０上には、ＭＯＳトランジスタのサイズが相対的に小さいメモリセルアレイ部と、該ＭＯＳトランジスタのサイズが相対的に大きい周辺回路部とが形成される。 - 特許庁

Furthermore, the upper surface of the first layer 111 located on the peripheral circuit 2 in the patterned layer 100 is arranged below the upper surface of the memory cell array 1 in the patterned layer 100.例文帳に追加

そして、パターン層１００における周辺回路部２上に位置する第１の層１１１の上面は、パターン層１００におけるメモリセルアレイ部１の上面よりも下側に位置している。 - 特許庁

An address storage circuit is constituted so as to store the column address information of data programmed in a memory cell array, and the column address information includes an initial column address and a final column address.例文帳に追加

アドレス貯蔵回路はメモリセルアレイにプログラムされるデータの列アドレス情報を貯蔵するように構成され、列アドレス情報は初期列アドレス及び最終列アドレスを含む。 - 特許庁

By incorporating the photodetector array into the flow cell configuration, as shown in the example, a very high sensitivity detector can be obtained, and the quantities of samples far smaller than those for the conventional differential refractometers are required.例文帳に追加

事例のフローセル構成に検出器アレイを組込むことで極めて感度の良好な検出器をもたらし、従来の示差屈折計よりもはるかに少ない試料量ですむ結果となる。 - 特許庁

On an LSO chip 1, the connections 13 for connecting wiring patterns on the gate array IC circuit 11 side and the macro cell 12 side is disposed and wired automatically by respective interconnection layers.例文帳に追加

ＬＳＩチップ１上においてゲートアレイ集積回路１１側とマクロセル１２側の配線パターン相互の接続部１３は、互いに異なる配線層により自動配置配線されている。 - 特許庁

The connections 13 is provided with a multilayer pattern STCON for special purpose for connection in an end part, either on the gate array IC 11 side or on the macro cell 12 side.例文帳に追加

上記接続端部１３は、ゲートアレイ集積回路１１側、マクロセル１２側のうちのいずれかの配線端部に多層構造の接続専用パターンＳＴＣＯＮを設けている。 - 特許庁

The magnetic memory device includes a memory cell array MCA having a plurality of MTJ elements provided on a coordinate (x, y) on a first plane consisting of perpendicular x- and y-axes.例文帳に追加

磁気記憶装置は、直交するｘ軸およびｙ軸からなる第１平面上の座標（ｘ，ｙ）上に設けられた複数のＭＴＪ素子を有するメモリセルアレイＭＣＡを含む。 - 特許庁

At normal operation, the switch circuit 702 is turned off, the power source voltage supply circuit 70 supplies directly ground voltage Gnd supplied from the pad 42 to the memory cell array 110.例文帳に追加

通常動作時、スイッチ回路７０２はオフされ、電源電圧供給回路７０は、パッド４２から供給された接地電圧Ｇｎｄをメモリセルアレイ１１０に直接供給する。 - 特許庁

A memory cell array 1 connected to a word line and a bit line is constituted so that a plurality of memory cells for storing one value among n values (n is natural number of ≥2) are arranged in a matrix state.例文帳に追加

メモリセルアレイ１は、ワード線、及びビット線に接続され、ｎ値（ｎは２以上の自然数）のうちの１値を記憶する複数のメモリセルがマトリックス状に配置されて構成されている。 - 特許庁

A flash memory device is provided with a memory cell array, an input buffer part, an output driver part, a first page buffer part, a second page buffer part, a first data input/output part, and a second data input/output part.例文帳に追加

フラッシュメモリ装置は、メモリセルアレイ、入力バッファ部、出力ドライバ部、第１ページバッファ部、第２ページバッファ部、第１データ入出力部及び第２データ入出力部を備えてなる。 - 特許庁

Data of a bit line read out from a memory cell array 2, data of 2 bits per an I/O terminal are transferred in parallel to DQB (E), DQB (O) through pairs of main data line MDQ (E), bMDQ (E), MDQ (O), bMDG (O).例文帳に追加

メモリセルアレイ２から読出されたビット線データは、Ｉ／Ｏ端子当たり２ビットのデータが並列にメインデータ線対ＭＤＱ（Ｅ），ｂＭＤＱ（Ｅ）及びＭＤＱ（Ｏ），ｂＭＤＱ（Ｏ）を介して、ＤＱＢ（Ｅ），ＤＱＢ（Ｏ）に転送される。 - 特許庁

This device is provided with a memory cell array 60 having normal and redundancy areas 62 and 61, a first decoder 20, a first driver 30, and a second driver 40.例文帳に追加

本発明に係る半導体記憶装置は、通常領域６２とリダンダンシー領域６１を有するメモリセルアレイ６０、第１デコーダ２０、第１ドライバ３０、及び第２ドライバ４０を備える。 - 特許庁

To provide a semiconductor memory that constitute a layered memory cell array and can contain memory cells arranged at high density and can prevent the reduction of working speed that may be caused by an increased bit line resistance.例文帳に追加

階層化されたメモリセルアレイを構成し、メモリセルを高密度に配置可能でビット線抵抗の増大に起因する動作速度の低下を防止可能な半導体記憶装置を提供する。 - 特許庁

To provide an inspection apparatus and an inspection method capable of preventing the phenomenon that no defects are found in a liquid crystal cell or liquid crystal display by its inspection, even though a defect is found by an inspection of its array board, and capable of judging to be defective when the array board is in a state of being a single component and not assembled yet.例文帳に追加

本発明は、アレイ基板の検査で不良が発見されても液晶セルや液晶ディスプレイの検査で不良が発見されない現象を防ぎ、アレイ基板の段階で不良が判定できる検査装置および検査方法を提供することを目的とする。 - 特許庁

A main cell array section 71 consists of a plurality of sub array sections 71 1, 71 2,.... Global bit lines BLG n, BLG n+1,... are connected to a main bit controller 75 and reference global bit lines BLRG 1, BLRG 2,... are connected to a reference bit line controller 77.例文帳に追加

複数のサブセルアレイで構成させ、メイングローバルビットライン及び少なくとも一対の参照グローバルビットラインとを用意し、サブアレイ内でそれぞれのメイングローバルビットライン及び参照グローバルビットラインに接続されるメインローカルビットライン及び参照ローカルビットラインをグループ分けして接続した。 - 特許庁

Thus, the influence of a short circuit of a word line and a bit line caused at one side of a memory array side is transmitted to the other side of the memory cell array side by controlling the operation timing of the bit line separation signal by an external signal, defective bit lines of the shared sense amplifier can be detected.例文帳に追加

このように、ビット線分離信号の動作タイミングを外部信号によって制御することにより、一方のメモリセルアレイ側で発生したワード線とビット線とのショートの影響が他方のメモリセルアレイ側にも伝わり、シェアードセンスアンプの両側のビット線不良を検出することが可能となる。 - 特許庁

When a READ command in inputted one clock cycle after an ACTV command is inputted, a row decoder 22 activates only a sub-array having a memory cell selected by a row address AX and a column address AY out of the sub-array 17i, 17j, and performs read- out operation of data.例文帳に追加

ロウデコーダ２２は、ＡＣＴＶコマンドが入力された後の１クロックサイクル後にＲＥＡＤコマンドが入力された場合には、サブアレイ１７ｉ、１７ｊのうちのロウアドレスＡＸとカラムアドレスＡＹにより選択されるメモリセルを有するサブアレイのみを活性化して、データの読み出し動作を行う。 - 特許庁

The method includes: a step for partitioning information into two or more information chunks; and a step for programming one of the information chunks into a memory array while concurrently determining whether a particular cell of the memory array is to be set or reset to program a subsequent one of the information chunks.例文帳に追加

二以上の情報チャンクに情報を区分するステップと、後続する前記情報チャンクの一つをプログラムするように、メモリアレイの特定のセルをセットするかリセットするかについて同時に決定する間に、前記情報チャンクの一つをメモリアレイにプログラムするステップとを具備する。 - 特許庁