「array cell」に関連した英語例文の一覧と使い方(46ページ目) - Weblio英語例文検索

In addition, since it is also possible to make equal wiring distances from the input/output control circuit 20 to an address decoder 18 and an output multiplexer 19, it is possible to minimize the read time from the memory cell array 17.例文帳に追加

しかも、入出力制御回路２０から、アドレスデコーダ１８、及び出力マルチプレクサ１９までの配線距離についても、同距離にすることができるため、メモリセルアレイ１７からの読み出し時間を最短にすることができる。 - 特許庁

According to this method, electron beam data conversion can be performed in one process, which reduces the required time and system resources to about a half, and the method is particularly effective in verifying cell array region or the like of a semiconductor memory element.例文帳に追加

この方法によれば、電子ビームデータの変換過程が一回で済み、所要時間及び必要とされるシステムの資源を半分程度に低減でき、特に半導体メモリ素子のセルアレイ領域などを検証するのに有効である。 - 特許庁

By this arrangement, potential rise of the drain power source line 12 is delayed and the time supplying the drain voltage MCD from the charging circuit 50 becomes longer, and the memory cell array 10_i can be surely charged up to the drain voltage MCD.例文帳に追加

これにより、ドレイン電源線１２の電位上昇が遅延して充電回路５０からドレイン電圧ＭＣＤを供給する時間が長くなり、メモリセルアレイ１０_ｉを確実にドレイン電圧ＭＣＤまで充電することができる。 - 特許庁

A read/write circuit 117 is controlled by delayed internal control signals MAE1, WBE1, thereby, read or write for a memory cell array is performed in timing in accordance with a value set to the AL setting register 132.例文帳に追加

読み出し／書込み回路１１７は、遅延された内部制御信号ＭＡＥ１，ＷＢＥ１によって制御され、これによりＡＬ設定レジスタ１３２に設定された値に応じたタイミングでメモリセルアレイに対する読み出し又は書込みを行う。 - 特許庁

The liquid crystal display includes a first panel having a first resolution; a second panel having a second resolution, which is lower than the first resolution; and a compensation pattern formed on an array substrate of the second panel for maintaining a cell gap.例文帳に追加

本発明の液晶表示装置は第1解像度を持つ第1パネル;前記第1解像度より低い第2解像度を持つ第2パネル;及びセルギャップを維持するために前記第2パネルのアレイ基板上に形成された補償パターンを含む。 - 特許庁

To provide a memory cell array where a ferroelectrics layer constituting a ferroelectrics capacitor has a specific pattern for less floating capacity of a signal electrode, manufacturing method thereof, and a ferroelectrics memory device.例文帳に追加

強誘電体キャパシタを構成する強誘電体層が特定のパターンを有し、信号電極の浮遊容量を小さくすることができるメモリセルアレイ、およびその製造方法、ならびに強誘電体メモリ装置を提供する。 - 特許庁

A semiconductor storage device includes a driver circuit having a part of a substrate including a single-crystal semiconductor material, a multilayer wire layer provided on the driver circuit, and a memory cell array layer provided on the multilayer wire layer.例文帳に追加

半導体記憶装置が、単結晶半導体材料を含む基板の一部を有する駆動回路と、当該駆動回路上に設けられる多層配線層と、当該多層配線層上に設けられるメモリセルアレイ層とを有する。 - 特許庁

A cell analyzer comprises a microchannel device including a micro cavity array which can capture cells in a sample, on a light-receiving surface of an imaging device having a photoelectric conversion element provided with the light-receiving surface directed toward an upper direction.例文帳に追加

受光面を上方向に向けて設けられた光電変換素子を有する撮像装置の受光面に、試料中の細胞を捕捉可能なマイクロキャビティアレイを具備するマイクロ流路デバイスが構築された細胞解析装置。 - 特許庁

An integrated circuit device comprising a memory cell array comprises a plurality of sense amplifiers being able to couple to the memory cells, and each of sense amplifiers has related pull-up and pull-down switching devices coupled to first and second latch nodes respectively.例文帳に追加

メモリセルのアレイを含む集積回路装置はメモリセルに結合可能な複数のセンスアンプを含み、センスアンプの各々はその第１および第２のラッチノードにそれぞれ結合される関連するプルアップおよびプルダウンスイッチング装置を有する。 - 特許庁

The semiconductor memory has an input/output circuit 120 including a write path to supply write data and a read path to supply read data, and data lines WLINE and RLINE to connect the input/output circuit 120 and the memory cell array 103.例文帳に追加

ライトデータが供給されるライトパス及びリードデータが供給されるリードパスを有する入出力回路１２０と、入出力回路１２０とメモリセルアレイ１０３とを接続するデータラインＷＬＩＮＥ，ＲＬＩＮＥとを備える。 - 特許庁

The semiconductor memory device is provided with a memory cell array MA in which memory cells MC in which diodes Di and variable resistance elements VR are connected in series respectively are arranged at cross parts of a plurality of bit lines BL and a plurality of word lines WL.例文帳に追加

半導体記憶装置は、ダイオードＤｉと可変抵抗素子ＶＲとを直列接続してなるメモリセルＭＣが複数のビット線ＢＬ及び複数のワード線ＷＬの交差部に配置されたメモリセルアレイＭＡを備える。 - 特許庁

After a memory transistor and a selection transistor are formed in a memory cell array area and a transistor is formed in a peripheral area on a wafer 10, an interlayer dielectric is formed from BPSG films 27 and 40 so as to cover the whole.例文帳に追加

半導体基板１０上のメモリセルアレイ領域に、メモリセルトランジスタ及び選択トランジスタを、周辺領域にトランジスタを形成した後、全面を覆うようにＢＰＳＧ膜２７、４０により層間絶縁膜を形成する。 - 特許庁

The memory cell array 4 stores and holds data in a plurality of magnetoresistive elements connected to a word line WLy (y=0, 1, ..., 2n, 2n+1, ...), and a bit line BLix, and a source line SLix (i=0, 1, ..., m, ..., M; x=0, 1).例文帳に追加

メモリセルアレイ４は、それぞれワード線ＷＬｙ（ｙ＝０，１，…２ｎ，２ｎ＋１，…）、ビット線ＢＬｉｘ及びソース線ＳＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）に接続された複数の磁気抵抗素子に対してデータを記憶保持する。 - 特許庁

The semiconductor integrated circuit includes a plurality of input/output terminals for transmitting input/output data and a plurality of memory cell array areas to which bits of different in number among the input/output data are assigned, and addresses different from one another are assigned.例文帳に追加

入出力データを伝達する複数の入出力端子と、入出力データのうち互いに異なる番号のビットが割り当てられ、互いに異なるアドレスが割り当てられた複数のメモリセルアレイ領域とを備えている。 - 特許庁

Then, one block in the memory cell array 27 is divided into four regions, a write-in state before erasure of each region is written in a storage memory 29 of the number of times of erasure having memory cells for storing the number of times of erasure of 3 bits.例文帳に追加

そこで、メモリセルアレイ２７における１ブロックを４つの領域に分割し、３ビットの消去回数記憶用のメモリセルを有する消去回数記憶メモリ２９に、各領域の消去前書き込み状態を書き込む。 - 特許庁

To provide a semiconductor memory device which enables to construct a hierarchical input/output line structure regardless of the number of sub-arrays, to reduce a chip size, and to retain the continuity among a memory cell array, a bit line sense amplifier, and a column decoder.例文帳に追加

サブアレイの数に関係なく階層型入出力ライン構造を構成でき、チップサイズを小さくすることができ、しかもメモリセルアレイ、ビットラインセンス増幅器およびカラムデコーダの連続性を保持できる半導体メモリ装置を提供する。 - 特許庁

To provide a magnetoresistance effect element having a large MR change rate, and to provide a magnetic head assembly, a magnetic recorder/reproducer, and a memory cell array using the same, and a manufacturing method of a magnetoresistance effect element.例文帳に追加

本発明の実施形態によれば、劣化しにくく、ＭＲ変化率の大きい磁気抵抗効果素子、それを用いた磁気ヘッドアセンブリ、磁気記録再生装置、メモリセルアレイ、及び磁気抵抗効果素子の製造方法を提供することができる。 - 特許庁

The present invention relates to an organic electronics element characterized in containing a compound having a partial structure represented by general formula (1), an organic photoelectric conversion element, a solar cell using the same, an optical sensor array, and an organic electroluminescent element.例文帳に追加

下記一般式（１）で表される部分構造を有する化合物を含有することを特徴とする有機エレクトロニクス素子、有機光電変換素子、それを用いた太陽電池、及び光センサアレイ並びに有機エレクトロルミネッセンス素子。 - 特許庁

A memory cell array, which can be manufactured on an IC semiconductor memory chip, is composed of; memory cells arranged at 256 lines × 8 columns; one line address recorder circuit 44; and eight column writing/reading/deleting sensing circuits 46.例文帳に追加

ＩＣ半導体メモリーチップ上に製造可能なメモリーセルアレーは、２５６行×８列に配置されたメモリーセルと、１個の行アドレスレコーダ回路４４と、８個の列書き込み読み出し消去感知回路４６とで構成されている。 - 特許庁

A cell array substrate having through-holes for immobilizing a spacer or a probe at a prescribed density is manufactured, and the probe or the spacer of the oligonucleotide or the like is bonded as the need arises on the inner wall surface of the through-hole.例文帳に追加

スペーサー又はプローブを固定するための貫通孔を所定の密度で有するセルアレイ用基板を製造し、その貫通孔の内壁表面に、必要に応じて上記のようなオリゴヌクレオチドその他のプローブ又はスペーサーを結合させる。 - 特許庁

An array provided with a nucleic acid or a protein belonging to at least 5 vital cellular functions and three deleterious functions or representing each function can be used to make the change in the three-dimensional state of the cell clear.例文帳に追加

少なくとも5つの細胞生存機能と3つの有害な機能に属するか、その各機能を代表する核酸またはタンパク質を備えるアレイを使用して細胞の三次元状態の変化を明らかにすることができる。 - 特許庁

The semiconductor memory device includes a memory cell array having a plurality of memory cells, and an access control circuit which is connected to the plurality of memory cells through word lines and stores access information for the plurality of memory cells.例文帳に追加

本発明による半導体メモリ装置は複数のメモリセルを有するメモリセルアレイと、ワードラインを介して前記複数のメモリセルに接続され、前記複数のメモリセルに対するアクセス情報を貯蔵するアクセス制御回路を含む。 - 特許庁

In the memory chip 10, data are sequentially input to the plurality of data register areas 13a-13d, and the data are written to the corresponding cell array areas from the data register areas finishing the data input in the background.例文帳に追加

メモリチップ１０においては、複数のデータレジスタエリア１３ａ乃至データレジスタエリア１３ｄに順次データを入力していき、そのバックグランドで、データの入力が終了しているデータレジスタエリアから、対応するセルアレイエリアへデータを書き込む。 - 特許庁

The semiconductor integrated circuit device 10 includes a memory cell array 16 including a duplex area 161 and a non-duplex area 162, wherein the duplex area includes a duplex object area 161A and a duplex data area 161B.例文帳に追加

半導体集積回路装置（１０）は、二重化領域（１６１）と非二重化領域（１６２）とを含むメモリセルアレイ（１６）を含み、上記二重化領域は、二重化対象領域（１６１Ａ）と、二重化データ領域（１６１Ｂ）とを含む。 - 特許庁

To provide a reference circuit for a ferroelectric memory constituted to stabilize a reference level and to decrease the area of a layout by making it possible to share reference capacitors with cell array blocks adjacent to each other and to provide a method of driving the same.例文帳に追加

参照レベルを安定させ、且つ、参照キャパシタを隣り合うセルアレイブロックで共有できるようにしてレイアウトの面積を減らせるようにした強誘電体メモリの参照回路及びその駆動方法を提供する。 - 特許庁

A test mode (level 'H') is specified by a mode signal MOD, analog switches (SW) 18, 19 are turned off, a SW20 is turned on, semiconductor circuits of memory cell array 14 and the like are separated, and an input node 11 and an output node 17 are connected.例文帳に追加

モード信号ＭＯＤで試験モード（レベル“Ｈ”）を指定し、アナログスイッチ（ＳＷ）１８，１９をオフ、ＳＷ２０をオンにして、メモリセルアレイ１４等の半導体回路を切り離し、入力ノード１１と出力ノード１７の間を接続する。 - 特許庁

To realize a DRAM which is provided with a plurality of discrete operation circuits performing an access operation to a memory cell array in accordance with the detected transition of an input signal and which prevents a critical malfunction from occurring even though a glitch takes place in the input signal.例文帳に追加

入力信号の遷移の検出に応じてメモリセルアレイへのアクセス動作を行う複数の個別動作回路とを備え、入力信号にグリッチが発生しても致命的な誤動作が発生しないＤＲＡＭの実現。 - 特許庁

To provide a pedestal for solar cell array and a method of attaching a box to the pedestal, enabling easily attaching a box or changing its position even after the pedestal is assembled and attaching a pedestal having dimension changeable depending on an assembling site.例文帳に追加

架台組上げ後でも、ボックスの取り付けや位置変更が容易に行え、施工現場によって寸法が変わる架台でも取り付けることができる太陽電池アレイ用架台及び架台へのボックス取付け方法を提供する。 - 特許庁

In hierarchical bit line structure provided with a main bit line and a sub-bit line, whole chip size can be reduced by arranging a serial diode switch requiring no additional gate control signal and a unit serial diode cell comprising a nonvolatile ferroelectric capacitor between the word line and the sub-bit line so as to realize the cross point cell array.例文帳に追加

本発明は、メインビットラインとサブビットラインを備える階層的ビットライン構造において、別途のゲート制御信号が不要な直列ダイオードスィッチと不揮発性強誘電体キャパシタからなる単位直列ダイオードセルをワードラインとサブビットラインとの間に配置してクロスポイントセルアレイを具現することにより、全体的なチップサイズを縮小することができる。 - 特許庁

In the contact program type mask ROM where the drain contact of a part of cell transistors in a memory cell array is connected to a bit line 1 through a repeating pattern 3 and a via plug 2, adjacent via plugs are connected to a bit-line direction wiring layer 3a in common when a plurality of via plus connected to the same bit line are continuously adjacent in the bit line direction.例文帳に追加

メモリセルアレイにおける一部のセルトランジスタのドレインコンタクトが中継用パターン部３とビアプラグ２を経てビット線１に接続されるコンタクトプログラム方式のマスクROM において、同一ビット線に接続される複数のビアプラグがビット線方向に連続して隣り合う場合に、隣り合うビアプラグがビット線方向の配線層３ａにより共通に接続されている。 - 特許庁

The semiconductor memory device comprises a semiconductor layer 13 formed on an insulating film 12, and a memory cell array having a plurality of memory cells 10 in which first and second transistors Tr1, Tr2 formed in the semiconductor layer are connected in series, formed and disposed in a matrix state connected to a bit line BL in which one side of the cell is connected and a reference potential is imparted to other side.例文帳に追加

絶縁膜１２上に形成された半導体層１３と、半導体層内に形成された第１および第２のトランジスタTr1，Tr2が直列接続されたメモリセル１０が複数個マトリックス状に配置形成され、前記メモリセルの一方側が接続されたビット線ＢＬに接続され、他方側に基準電位を与えられたメモリセルアレイとを備える。 - 特許庁

In the auxiliary cell array 2, write-in and read-out of 1/2 VBLH is performed for the memory cell, decision by majority of sense output of an auxiliary sense amplifier circuit 9 is performed by a decision by majority circuit 11, a high level potential VDWLH supplied to a dummy word line driving circuit 5 is generated by a VDWLH generating circuit 13 in accordance with the result.例文帳に追加

補助セルアレイ２において、メモリセルに１／２ＶＢＬＨの書き込みと読み出しを行い、多数決回路１１により補助センスアンプ回路９のセンス出力の多数決をとって、その結果に応じてＶＤＷＬＨ発生回路１３によりダミーワード線駆動回路５に供給される高レベル電位ＶＤＷＬＨを発生させる。 - 特許庁

The nonvolatile semiconductor memory includes a memory cell array of a number of nonvolatile memory cells, a program voltage generator switching a current supply amount based on the number of memory cells to be programmed simultaneously out of those memory cells, and a selector circuit to pick up the memory cell to be programmed out of a number of memory cells and to supply the current of the program voltage generator outputs.例文帳に追加

複数の不揮発性メモリセルが配列されたメモリセルアレイと、複数のメモリセルのうち、同時にプログラムするメモリセルの数に基づいて電流供給量を切り換えるプログラム電圧発生部と、プログラム電圧発生部が出力する電流を複数のメモリセルのうち、プログラムするメモリセルを選択して電流を流す選択回路と、を備える。 - 特許庁

The nonvolatile semiconductor memory device is constituted of a memory sub-array with a memory cell unit, constituted of a series connection of a memory cell with one floating gate and one select transistor and a transistor, wherein the gate oxide film of a gate line driving transistor STD of a select transistor is thinner than a gate oxide film of a control gate line driving transistor CGD.例文帳に追加

１個の浮遊ゲートを持つメモリセルと１個のセレクトトランジスタとの直列接続から構成されるメモリセルユニットを有するメモリサブアレイと、セレクトトランジスタのゲート線駆動用トランジスタＳＴＤのゲート酸化膜厚の方が、コントロールゲート線駆動用トランジスタＣＧＤのゲート酸化膜厚よりも薄いトランジスタで構成される不揮発性半導体記憶装置である。 - 特許庁

The memory device is provided with a multilevel cell array including a plurality of multilevel cells, a programming unit for programming a first data page in the plurality of multilevel cells and a second data page in the multilevel cell where the first data page is programmed, and a program level stabilization unit for stabilizing a program level of the first data page or the second data page.例文帳に追加

本発明の実施形態に係るメモリ装置は、複数のマルチレベルセルを含むマルチレベルセルアレイと、複数のマルチレベルセルに第１データページをプログラムし、第１データページがプログラムされたマルチレベルセルに第２データページをプログラムするプログラミング部と、第１データページまたは第２データページに対するプログラムレベルを安定化するプログラムレベル安定化部とを備えることができる。 - 特許庁

Responding to the first refresh start signal, the first refresh operation is performed for a memory cell group connected to one side of the first word line out of the memory sub-array, responding to the second refresh start signal, the second refresh operation is performed for a memory cell group connected to the second word line being different from one side of the first word line.例文帳に追加

前記第１リフレッシュ起動信号に応答して、前記メモリサブアレイのうちの一方の第１ワード線に接続されたメモリセル群に１回目リフレッシュ動作が実行され、前記第２リフレッシュ起動信号に応答して、前記一方の前記第１ワード線とは異なる、第２ワード線に接続されたメモリセル群に２回目リフレッシュ動作が実行される。 - 特許庁

The line section signal detection circuit 15 detects a line selection signal S3 which shows that any line of a memory cell array 2 when data is written into a memory cell 1 corresponding to the writing request signal S1, and when the line selection signal detection circuit 15 detects the line selection signal S3, it outputs the response signal S4 corresponding to the writing request signal S1.例文帳に追加

行選択信号検出回路１５は、書き込む要求信号Ｓ１に応じてメモリセル１にデータを書き込む際に、メモリセルアレイ２の何れの行が選択されたことを示す行選択信号Ｓ３を検出し、これを検出したときに、書き込み要求信号Ｓ１に対応する応答信号Ｓ４を出力するように構成される。 - 特許庁

To provide a method for determining a cell crossing number of a shadowline between illuminated region and dark region of a linear scanned array of a photosensitive cell and capable of providing improved accuracy in order to well adapt to a level changing in the intensity of irradiation, and an automatic refractometer using the method.例文帳に追加

光電セルの線形走査型アレイの照射領域と暗領域との間のシャドーラインのセル交差番号を決定するための方法および同方法を用いる自動屈折計であって、照射強度の変化するレベルによりよく適応するために、改良した正確さを提供できる方法および同方法を用いる自動屈折計を提供する。 - 特許庁

The cancer metastasis inhibitor contains any of the following (A) to (C) as an effective component(s): (A) an expression vector including nucleic acid having an array encoding BRAK polypeptide or the functional equivalent thereof in a form of expressing the same; (B) a cell, tissue or a cell line including the expression vector of the (A); and (C) BRAK polypeptide or the functional equivalent thereof.例文帳に追加

以下の（Ａ）〜（Ｃ）のいずれかを有効成分として含有することを特徴とする、癌転移抑制剤：（Ａ）ＢＲＡＫポリペプチド又はその機能的等価物をコードする配列を有する核酸を発現可能な形態で含む発現ベクター；（Ｂ）前記（Ａ）の発現ベクターを含む、細胞、組織又は細胞株；（Ｃ）ＢＲＡＫポリペプチド又はその機能的等価物。 - 特許庁

Thus, the stress added from the array direction Y is reduced by the protrusion 8, and the reliability of the solar cell module 1 can be enhanced by the suppression of a degraded adhesion strength on an interface between the wiring material 2 and thin-line electrodes 4A, 41A.例文帳に追加

よって、突出部８により配列方向Ｙから加わる応力を低減し、配線材２と細線電極４Ａ、４１Ａとの界面における接着強度の低下を抑制することで、太陽電池モジュール１の信頼性を高めることができる。 - 特許庁

Write-in data TD of a memory block is compared with read-out data RDB by a comparing circuit provided in a self-test circuit, discrimination of a normal/defective state of the memory cell array is performed by a discriminating circuit based on compared results SG0-SGN of the comparing circuit 13.例文帳に追加

自己テスト回路に設けた比較回路１３で、メモリブロックの書き込みデータＴＤと、読み出しデータＲＤＢとを比較し、比較回路１３の比較結果ＳＧ０〜ＳＧＮに基づいて当該メモリセルアレイの良否判定を判定回路で行う。 - 特許庁

Furthermore, adjusting a ratio of a short side 12 of each rectangular cell 11 to its long side 13 or changing number of the rectangular cells 11 or changing the interval of the linear array antenna elements 3-6 can advantageously control the directivity.例文帳に追加

さらに、長方形セル１１の短辺１２、長辺１３の比を調整し、あるいは長方形セル１１の数を変えたり線状アレイアンテナ素子３〜６の素子間隔を変えることで指向性を制御できるという有利な効果が得られる。 - 特許庁

Column redundant information storage circuit blocks 1W0-1W7 and 1E0-1E7 for failure column rescue are arranged in correspondence to each of memory cell array blocks MBW0-MBW7 and MBE0-MBE7.例文帳に追加

メモリセルアレイブロック（ＭＢＷ０−ＭＢＷ７，ＭＢＥ０−ＭＢＥ７）それぞれに対応して、不良列救済のためのコラム冗長情報を格納するコラム冗長情報格納回路ブロック（１Ｗ０−１Ｗ７，１Ｅ０−１Ｅ７）を配置する。 - 特許庁

The crossbar circuit has an array of data input routes 12 and data output routes 50, and at each intersection, a crossbar cell 20 including a configuration storage circuit programmable to store a routing value, a transmission circuit, and an arbitration circuit is provided.例文帳に追加

クロスバー回路はデータ入力経路１２およびデータ出力経路５０のアレイを有し、各交差点にはルーティング値を記憶するようにプログラム可能な構成記憶回路と、伝送回路と、アービトレーション回路とを備えるクロスバーセル２０が提供される。 - 特許庁

A non-volatile semiconductor memory has memory cells 100 having first and second MONOS memory cells controlled by a word gate and a control gate, and a memory cell array region in which a plurality of memory cells are arranged in the direction of A and B.例文帳に追加

不揮発性半導体記憶装置は、ワードゲートと、コントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセルとを有するメモリセルを１００、第１及び第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁