「array cell」に関連した英語例文の一覧と使い方(50ページ目) - Weblio英語例文検索

A gate array cell and a clamp diode Dn are formed in a logical section, and the n^+ semiconductor area 13nd of the clamp diode Dn and all or a part of a gate electrode 10B of a n-channel MISFET in the logical section are connected by using a conductive film BLD on the same layer as a bit line BL.例文帳に追加

論理部にゲートアレイセルとクランプダイオードＤｎとを形成し、クランプダイオードＤｎのｎ^+半導体領域１３ｎｄと論理部のｎチャネルＭＩＳＦＥＴのゲート電極１０Ｂの全てまたは一部とをビット線ＢＬと同一層の導体膜ＢＬＤにより接続する。 - 特許庁

The semiconductor memory device is provided with a memory cell array 123 including a plurality of memory cells, an AL setting register 132 specifying timing from supply of an operation start command to supply of a column command, and timing adjusting circuits 124, 125 delaying a column address in accordance with a setting value of the AL setting register 123.例文帳に追加

複数のメモリセルを含むメモリセルアレイ１２３と、動作開始コマンドの投入からカラムコマンドの投入までのタイミングを指定するＡＬ設定レジスタ１３２と、ＡＬ設定レジスタ１２３の設定値に応じて列アドレスを遅延させるタイミング調整回路１２４，１２５とを備える。 - 特許庁

At the time of a test, a program data set circuit 15 can write a test pattern to the memory cell array 14 without passing through the shift register 12 by outputting set signals SA0, SA1 making forcedly the data latch circuit 13 a set state to the data latch circuit 13, and a transfer time of a test pattern can be omitted.例文帳に追加

テスト時に、プログラムデータセット回路１５は、データラッチ回路１３を強制的にセット状態にするセット信号ＳＡ０,ＳＡ１をデータラッチ回路１３に出力することによって、シフトレジスタ１２を介さずにテストパターンをメモリセルアレイ１４に書き込みでき、テストパターンの転送時間を省ける。 - 特許庁

When the node A is at an H-level, it is in a second recording state, erase pulses are applied to the transistor 34, a threshold voltage is made low, the reference voltage Vrefsa is set at a first reference voltage Vrefsa 1, and, in addition, the erasing operation of a memory cell array is performed.例文帳に追加

そして、第２の記録状態に遷移する時は、第２の基準電圧を利用することにより、第１の記録状態にあった全てのセルトランジスタが、第２の基準電圧より低い閾値電圧となり、実質的に第２の基準電圧に対して消去動作が行われたことになる。 - 特許庁

An output side of a drain voltage generating circuit 40 is connected to one end of a drain power source line 12 of each memory cell array 10_i through a resistor 62 to apply the drain voltage MCD to this power source line, and further, a potential MCDS of other end of this drain power source line 12 is monitored by a charging circuit 50.例文帳に追加

ドレイン電圧発生回路４０の出力側を抵抗６２を介して各メモリセルアレイ１０_ｉのドレイン電源線１２の一端に接続してドレイン電圧ＭＣＤを与え、更にこのドレイン電源線１２の他端の電位ＭＣＤＳを充電回路５０で監視する。 - 特許庁

The flash memory device has an interface circuit which sequentially receives an instruction and an address in synchronization with an external system clock after predetermined, first latency from a point when a chip enable signal is activated, in reading operation, programmed operation and erasing operation of a flash memory cell array.例文帳に追加

フラッシュメモリセルアレイ、読み取り動作、プログラム動作及び消去動作時に、チップイネーブル信号が活性化される時点から所定の第１レイテンシ後に、外部システムクロックに同期して命令とアドレスとを順次に受信するインターフェース回路を備えることを特徴とするフラッシュメモリ装置。 - 特許庁

In the case of erasing, the step of adapting comprises a step for determining the erasure conditions of an erasing pulse of a memory cell array, used to erase a bit erased at low speed and a step for setting initial erasure conditions to conditions in the general vicinity of erasure conditions of a bit erased at low speed.例文帳に追加

消去の場合、メモリアレイの低速に消去するビットを消去するために使用される消去パルスの消去条件を決定するステップと、メモリアレイの初期消去条件を、低速に消去するビットの消去条件に概して近接した条件に設定するステップとを含む。 - 特許庁

To reduce power consumption of a semiconductor storage device formed by hierarchizing an isolation signal generation circuit which adopts a shared sense amplifier system into a main isolation signal generation circuit and a sub isolation signal generation circuit and devises electric disconnection between a cell array and a sense amplifier.例文帳に追加

シェアドセンスアンプ方式を採用し、セルアレイとセンスアンプとの電気的切断を図るアイソレーション回路を制御するアイソレーション信号発生回路をメインアイソレーション信号発生回路とサブアイソレーション信号発生回路とに階層化してなる半導体記憶装置に関し、消費電力の低減化を図る。 - 特許庁

A liquid crystal cell array 250 is held while end faces 252a, 253a of a TFT mother substrate 252 and a counter mother substrate 253, respectively, where liquid crystal injection ports 200 are open are directed downward, and a sealing agent 330 is applied on each end face 252a, 253a directing downward and cured.例文帳に追加

液晶注入口２００が開口する側のＴＦＴマザー基板２５２及び対向マザー基板２５３の各端面２５２ａ，２５３ａを下方向に指向させた状態で液晶セルアレイ２５０を保持し、下方向に指向する各端面２５２ａ，２５３ａに封止剤３３０を塗布して硬化させる。 - 特許庁

To solve the problem that the light reception area of a solar battery to be measured is limited to the minimum area at a laboratory level, and hence a cell, a module, or an array having an area exceeding 400 cm2 cannot be measured in the multi-source method that is suited for the measurement of the photoelectric conversion characteristics of a lamination-type solar battery.例文帳に追加

積層型の太陽電池の光電変換特性の測定に適したマルチソース法は、測定対象の太陽電池の受光面積が研究室レベルの極小面積に限られ、400cm^2を超えるような面積をもつセル、モジュールまたはアレイを測定することは困難である。 - 特許庁

With this configuration, the line width of the power source can be sufficiently obtained while suppressing a power source wiring region to be small, and the power source lines 100, 102 can be connected from the power source trunk line irrespective of a space on the cell array, and thus, an LSI can be made to have a small area and high speed.例文帳に追加

これにより、電源配線領域を小さく抑えつつ電源線幅を十分に得ることができ、かつ電源幹線から基板電位供給電源線１００，１０２へセル列上の場所によらず接続できるため、ＬＳＩを小面積化、高速化できる。 - 特許庁

The semiconductor memory device is provided with a plurality of data inputting circuits 100-115 for inputting data DQ0-DQ15 from the outside and a plurality of data writing circuits 200-215 for writing the data inputted by means of the circuits 100-115 in a memory cell array 300.例文帳に追加

外部からデータＤＱ０〜ＤＱ１５を入力するための複数のデータ入力回路１００〜１１５と、前記複数のデータ入力回路１００〜１１５により入力されたデータをメモリセルアレイ３００に書き込むための複数のデータ書込回路２００〜２１５を備える。 - 特許庁

The R/W control circuit 5 performs control so that voltages Vout_B0, Vout_B1 applied to the reference resistance circuit are increased when the value of resistance in the magnetoresistive element is the maximum resistance value Rmax when reading data from the memory cell array 4, and reduces voltages Vout0, Vout1 applied to the magnetoresistive element.例文帳に追加

Ｒ／Ｗ制御回路５は、メモリセルアレイ４からデータを読み出すとき、磁気抵抗素子の抵抗値が最大抵抗値Ｒｍａｘであるとき、基準抵抗回路に印加される電圧Ｖｏｕｔ＿Ｂ０，Ｖｏｕｔ＿Ｂ１を高くするように制御することにより、磁気抵抗素子に印加される電圧Ｖｏｕｔ０，Ｖｏｕｔ１を低下させる。 - 特許庁

In a page copying operation, if the error detection circuit 11b detects an error in page data read out from a copy source Pa, the page data read out is transferred to the controller 12 and error-corrected in the ECC circuit 12a before being copied to a copy destination Pb of a memory cell array.例文帳に追加

ページコピー動作において、コピー元Ｐａより読み出したページデータの誤りが誤り検出回路１１ｂによって検出された場合には、その読み出したページデータをコントローラ１２に転送し、ＥＣＣ回路１２ａによる誤り訂正処理を行った後、メモリセルアレイのコピー先Ｐｂにコピーする。 - 特許庁

The memory is also provided with a switch control circuit 10 turning off the boosting power source switch SWi corresponding to the other blocks excluding a voltage detecting circuit 9 detecting decline of a voltage level of the power source line 8 and a block in which the memory cell array 1 is selected by an output of this voltage detecting circuit 9.例文帳に追加

電源線８の電圧レベル低下を検知する電圧検出回路９と、この電圧検出回路９の出力によりメモリセルアレイ１の選択されているブロックを除き、他のブロックに対応する昇圧電源スイッチＳＷｉをオフにするスイッチ制御回路１０が設けられている。 - 特許庁

The control circuit 22 evaluates the output performance of the solar battery array 2 according to received solar radiation intensity Eo, cell operation temperature Tc, and short-circuit current Isc in a normal time, and measured output power maximum value Pa[max], maximum voltage value Va[max], and maximum current value Ia[max].例文帳に追加

制御回路２２において定格時の受光日射強度Ｅｏ、セル動作温度Ｔｃ、短絡電流Ｉscと計測した出力電力の最大値Ｐａ_[max] 、最大電圧値Ｖａ_[max] 、最大電流値Ｉａ_[max] によって太陽電池アレイ２の出力性能評価を行う。 - 特許庁

In the semiconductor device for omitting a defective memory cell array by cutting a fuse pattern, there are comprised a fuse pattern 2 longitudinally arranged along a rectangular guard ring 1, and patterns 3a-3e which are connected to the fuse pattern 2 and led out of the guard ring 2 laterally along the guard ring pattern 2.例文帳に追加

ヒューズパターンの切断によって、不良メモリセルアレイを救済する半導体装置において、長方形のガードリング１の長手方向に沿って配置されるヒューズパターン２と、ヒューズパターン２と接続され、ガードリング１の短手方向に沿って、ガードリング２の外に引き出されるパターン３ａ〜３ｅとを備える。 - 特許庁

In a memory cell array 2, a plurality of word lines WLp are arranged for selecting memory cells 1 in the row direction thereof and also read bit line pairs RBLt, RBLc are arranged for reading out data from the memory cells 1 in the direction orthogonal to the word lines WLp.例文帳に追加

メモリセルアレイ２には、メモリセル１を行方向において選択するため複数のワード線ＷＬｐが配列されると共にと、メモリセル１からのデータ読み出しを行うためワード線ＷＬｐと直交する方向に読み出しビット線対ＲＢＬｔ、ＲＢＬｃが配列される。 - 特許庁

A pseudo SRAM is provided with an ATD circuit 3 detecting each of transition of an external chip-enable signal/CE, address signals ADx, ADy, and an external write-enable signal/WE, and a control circuit controlling access of a memory cell array based on a detected result of this ATD circuit 3.例文帳に追加

擬似ＳＲＡＭに、外部チップイネーブル信号／ＣＥ、アドレス信号ＡＤｘ，ＡＤｙ及び外部ライトイネーブル信号／ＷＥの遷移をそれぞれ検知するＡＴＤ回路３と、このＡＴＤ回路３の検知結果に基づきメモリセルアレイのアクセスを制御する制御回路とを設けている。 - 特許庁

A semiconductor integrated circuit 100 is provided with a test mode setting circuit 5 detecting a test mode, a row decoder 7 and a word driver 8 controlling activation of a word line of a memory cell array 6, and a RXTM generating circuit 15 generating a word line driving signal for driving a word line.例文帳に追加

本発明に係る半導体集積回路１００は、テストモードを検知するテストモード設定回路５、メモリセルアレイ６のワード線の活性を制御するロウデコーダ７およびワードドライバ８、ならびにワード線を駆動するためのワード線駆動信号を発生するＲＸＴＭ発生回路１５を備える。 - 特許庁

A level control signal /CS[0] is set to an H level in conjunction with a level control signal /CS[1] for setting the potential of power supply lines VM[0], VM[1] lower than power supply potential VDD, thus sharply reducing a gate leak current when a memory cell array 110A is at standby and in write operation.例文帳に追加

レベル制御信号／ＣＳ［０］，／ＣＳ［１］を共にＨレベルに設定して電源線ＶＭ［０］，ＶＭ［１］の電位を共に電源電位ＶＤＤより低くすることにより、メモリセルアレイ１１０Ａの待機時および書込み動作時におけるゲートリーク電流を大幅に低減することができる。 - 特許庁

When performing reading operation in which the bit lines of a memory cell array 100 are discharged by a bit line charge/discharge part 101, a counter performs counting of a count value representing a conducting period for a bit line potential to turn into a predetermined potential based on a result of the comparison by a comparator for comparing the bit line potential with a reference potential.例文帳に追加

ビット線充放電部１０１によりメモリセルアレイ１００のビット線の放電を行う読み出し動作時に、ビット線の電位と基準電位とを比較する比較器の比較結果に基づいて、カウンタは、ビット線の電位が所定の電位になる放電期間を表すカウント値を計数する。 - 特許庁

In order to distinguish a defective block in a memory cell array, the defective block data is written into the defective block so that the threshold voltage of all or a specific part of memory cells in the defective block may be larger than the word line voltage VB applied to a selection word line when reading low-order page data.例文帳に追加

メモリセルアレイ中の不良ブロックを区別するため、不良ブロック中のメモリセルの全部又は特定の一部の閾値電圧が、下位ページデータを読み出す場合に選択ワード線に印加されるワード線電圧ＶＢより大きくなるよう、不良ブロックへの不良ブロックデータの書き込みを行なう。 - 特許庁

When defect detection is performed by measuring a standby current without limiting to an IDDQ test, and influence of the off-leak can be reduced even if a memory cell array having much off-leak coexists by turning off the switch for supplying and cutting off a power source by a test signal ITEST.例文帳に追加

ＩＤＤＱテストに限らず、スタンバイ電流を測定して不良検出する際に、テスト信号ＩＴＥＳＴにより上述の電源供給遮断用スイッチをオフにすれば、オフ・リークが多いメモリセル・アレイが混在していても、該オフ・リークの影響を低減することができる。 - 特許庁

In a magnetic memory provided with a memory cell array in which memory cells having magnetic resistance elements being writable by changing resistance by making current flow are arranged in a matrix state, the test method of the memory includes a writing step performing writing of test data for the memory cell by using a writing pulse having height of writing pulse height or less during use also having narrower width than width of the writing pulse.例文帳に追加

電流を流して抵抗を変化させることにより書き込みが可能な磁気抵抗素子を有するメモリセルがマトリクス状に配列されたメモリセルアレイを備えた磁気メモリにおいて、使用時の書き込みパルスの高さ以下の高さを有しかつ当該の書き込みパルスの幅よりも狭い幅を有する書き込みパルスを用いて前記メモリセルに試験データの書き込みを行う書き込みステップを備えている。 - 特許庁

In order to erase data of a memory cell array 103 in which a plurality of memory cells where data can be written and erased electrically by a floating gate are arranged, there are provided a temperature detecting circuit 110 for detecting the temperature of a chip, a voltage conversion circuit 104 for varying erasure voltage supplied to the source of the memory cell, and a voltage conversion control circuit 111 for controlling the voltage conversion circuit.例文帳に追加

浮遊ゲートにより電気的にデータの書き込み、消去のできる複数のメモリセルを配列したメモリセルアレイ１０３のデータ消去を行うにあたり、チップの温度を検知する温度検知回路１１０と、メモリセルのソースに供給する消去電圧を変化させる電圧変換回路１０４と、電圧変換回路を制御する電圧変換制御回路１１１を備えることを特徴とする。 - 特許庁

With respect to an optical automatic recognition code wherein a plurality of cells are arrayed, each cell internally has three or more positions in a prescribed displacement direction and has one position marked; a position value indicating the marked position is determined in each cell; and data are represented by transitions of position values of respective cells in a data array direction which is the direction in which the plurality of cells are arrayed.例文帳に追加

複数のセルが配列されてなる光学式自動認識コードにおいて、前記各セルは、所定の変位方向に３以上のポジションをその内部に有し、いずれか１個のポジションにマークが付されており、前記マークが付されているポジションが表すポジション値が定められており、前記複数のセルが配列される方向であるデータ配列方向の前記各セルの前記ポジション値の遷移によってデータが表される。 - 特許庁

In the nonvolatile semiconductor memory device for programming memory cells which have a first or a second logic status, and for deleting them in sector units in accordance with input data having a plurality of bit information, the memory cell transistors of cell array block and transistors of column decoder block have a plurality of sectors which are formed by sharing a bulk area, to provide a sector structure formed of the shared bulk.例文帳に追加

第１または第２論理状態を有するメモリセルを、複数のビット情報を有する入力データに応じてプログラムしセクタ単位に消去する不揮発性半導体メモリ装置において、セルアレイブロックのメモリセルトランジスタとコラムデコーダーブロックのトランジスタが一つのバルク領域を共有して形成されたセクタを複数有し、共有バルクで形成されたセクタ構造を有する半導体メモリ装置とした。 - 特許庁

A semiconductor integrated circuit device is composed of memory cell array regions 101 which are arranged in parallel along lateral long sides, two pad regions 102 which are provided with pads disposed in rows and each arranged near short sides, and a peripheral circuit element region 103 located between the two pad regions 102.例文帳に追加

左右両長辺寄りに並行に配置したメモリセルアレイ領域１０１と、この二つのメモリセルアレイ領域１０１の中央部で、且つ上下各短辺側に複数列のパッドを設けた二つのパッド領域１０２と、この二つのパッド領域１０２の中間に配置した周辺回路素子領域１０３とを構成する。 - 特許庁

The present invention includes a cell array 11a, a plurality of word lines WLi, a plurality of bit lines BLi, a plurality of switching circuits SWi for column selection whose end nodes are connected to the corresponding bit lines, respectively, and a leakage current compensating circuit 12 whose output node is connected to other ends of the switching circuits.例文帳に追加

セルアレイ11aと、複数のワード線WLiと、複数のビット線BLiと、各ビット線に対応して設けられ、各一端ノードが対応するビット線へ接続されたカラムセレクト用の複数のスイッチング回路SWiと、スイッチング回路の他端ノードに共通に出力ノードが接続されたリーク電流補償回路12とを具備する。 - 特許庁

Therefore, even if an active signal is inputted from a mode enable-mask signal line 118, since the mode enable-mask internal signal line 111 is masked, the program mode/ erase mode inputted from a mode selecting signal line 114 cannot be made active, unncessary stress for a memory cell array 104 can be eliminated.例文帳に追加

これによりモードイネーブル信号線１１８からアクティブ信号が入力されてもモードイネーブルマスク内部信号線１１１がマスクされているためにモード選択信号線１１４から入力されるプログラムモード／イレーズモードをアクティブにできず、メモリセルアレイ１０４への不要なストレスを排除することができる。 - 特許庁

The pieces of the PGC information are of an original type and a user-definition type; and respective pieces of cell information of the PGC information of the user-definition type specify extracts as editing raw materials from partial sections in the AV data and their array order is reproduction order temporarily determined by video editing operation.例文帳に追加

PGC情報には、オリジナルタイプのものとユーザ定義タイプのものとがあり、ユーザ定義タイプのPGC情報におけるそれぞれのセル情報は、AVデータ内の部分区間のうち編集素材として抜擢されたものを指定しており、その配列順序は、映像編集作業によって仮決めされた再生順序を示したものである。 - 特許庁

An input/output section I/Oia of each section Sj (j=1,..., k) of a cell array Ar1 is connected to an output selection control circuit 2i through an output signal line SL2i-1, and an input/output section I/Oib is connected to the output selection control circuit 2i through the 2ith output signal line SL2i.例文帳に追加

セルアレイＡ_ｒ１の各セクション部Ｓ_ｊ（ｊ＝１，…，ｋ）の入出力部Ｉ／Ｏ_ｉａは第２ｉ−１の出力信号線ＳＬ_２ｉ−１を介して出力選択制御回路２_ｉに接続され、入出力部Ｉ／Ｏ_ｉｂは第２ｉの出力信号線ＳＬ_２ｉを介して出力選択制御回路２_ｉに接続される。 - 特許庁

The data driver block DB and the memory block MB are disposed along the direction of D1, the buffer circuit BF and the data driver DR are disposed along the direction of D2, the low address decoder RD and the memory cell array MA are disposed along the direction of D2, and the buffer circuit BF and the low address decoder RD are disposed along the direction of D1.例文帳に追加

データドライバブロックＤＢとメモリブロックＭＢはＤ１方向に沿って配置され、バッファ回路ＢＦとデータドライバＤＲはＤ２方向に沿って配置され、ローアドレスデコーダＲＤとメモリセルアレイＭＡはＤ２方向に沿って配置され、バッファ回路ＢＦとローアドレスデコーダＲＤはＤ１方向に沿って配置される。 - 特許庁

An anticancer agent to at least one selected from a group including lymphoma, angiosarcoma, non-small cell lung cancer, breast cancer, digestive tract tumor and ovarian cancer contains shRNA or siRNA to the TACC3 taking at least one array selected from a group including specific arrays as a target.例文帳に追加

特定の配列からなる群から選択される少なくとも１つの配列を標的とするＴＡＣＣ３に対するｓｈＲＮＡまたはｓｉＲＮＡを含む、リンパ腫、血管肉腫、非小細胞肺癌、乳癌、消化管腫瘍および卵巣癌からなる群から選択される少なくとも１つに対する抗癌剤。 - 特許庁

By this arrangement, after a power source voltage Vdd is elevated by a first boosting circuit 25 to the order of 5V which is a writing voltage, a voltage lowered by its passing through the memory selection circuit 21 can be elevated to 5V again by the second boosting circuit 26 right before the memory cell array 22.例文帳に追加

こうすることによって、第１昇圧回路２５によって電源電圧Ｖddを書き込み電圧である５Ｖ程度まで昇圧させた後、メモリセル選択回路２１を通過することによって低下した電圧を、メモリセルアレイ２２の直前で、第２昇圧回路２６によって再度５Ｖに昇圧することができる。 - 特許庁

The control circuit 124 controls a control command and transfer of image data between itself and the interface 10, writing/reading of image data of the memory cell array 11, format conversion of image data in the YUV-RGB conversion circuit 121 and in the α blend circuit 122, and blending and transfer of image data relative thereto.例文帳に追加

制御回路１２４は、インタフェース１０との間で制御コマンドおよび画像データの授受、メモリセルアレイ１１の画像データの読出し／書込み、ＹＵＶ−ＲＧＢ変換回路１２１およびαブレンド回路１２２における画像データのフォーマット変換、並びにブレンディングおよびそれらにかかわる画像データの転送を制御する。 - 特許庁

The nonvolatile semiconductor memory comprises a memory cell array region 210 where a plurality of memory cells 100, having two MONO memory cells 108A and 108B controlled by a word gate 104 and control gates 106A and 106B, are arranged in directions A and B, and fist and second select regions 220 and 222.例文帳に追加

不揮発性半導体記憶装置は、ワードゲート１０４とコントロールゲート１０６Ａ，１０６Ｂにより制御される２つのＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有するメモリセル１００を、方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域２１０と、第１，第２の選択領域２２０，２２２とを有する。 - 特許庁

By a voltage changeover circuit 14, a first boost voltage (VPP) is supplied to the main word driver 12 in a predetermined area to which the selected main word line MWL belongs, among a plurality of areas divided from a memory cell array, while in areas other than the area, a second boost voltage (VPPL) lower than the first boost voltage is supplied to the main word driver 12.例文帳に追加

電圧切り替え回路１４は、メモリセルアレイを分割した複数の領域のうち、選択されたメインワード線ＭＷＬが属する所定領域では第１の昇圧電圧（ＶＰＰ）を、それ以外の領域では第１の昇圧電圧より低い第２の昇圧電圧（ＶＰＰＬ）を、メインワードドライバ１２に供給する。 - 特許庁

To provide a durable organic photoelectric conversion element having high efficiency of photoelectric conversion, along with a method of manufacturing a bulk hetero-junction organic photoelectric conversion element having a p-i-n laminated structure at a low temperature and under the atmospheric pressure, and to provide a solar cell and an optical sensor array using the organic photoelectric conversion element.例文帳に追加

高い光電変換効率を有し、かつ耐久性を有する有機光電変換素子、低温かつ大気圧下でｐ−ｉ−ｎ積層構造を有するバルクへテロジャンクション型の有機光電変換素子の製造方法、この有機光電変換素子を用いた太陽電池及び光アレイセンサを提供することにある。 - 特許庁

A semiconductor memory device includes a memory cell array MA including memory cells MC arranged at respective crossing parts between a bit line BL and a word line WL, and a dummy word line DummyWL which is formed at wiring layer same as the word line WL and formed to cross the bit line BL in an upper part of a bit line driver 25.例文帳に追加

半導体記憶装置は、ビット線ＢＬとワード線ＷＬとの各交差部に配置されたメモリセルＭＣを含むメモリセルアレイＭＡと、ワード線ＷＬと同一の配線層に形成され、ビット線ドライバ２５の上部の領域でビット線ＢＬと交差するように形成されたダミーワード線ＤｕｍｍｙＷＬとを備える。 - 特許庁

The three-dimensional memory device includes: a memory cell array in which a plurality of word line planes are stacked; a write-read circuit that programs memory cells of at least two or more pages, which are provided on the selected word line plane at the same time; and a control circuit that controls a program operation of the write-read circuit.例文帳に追加

本発明の３次元メモリー装置は、複数のワードライン平面が積層されたメモリーセルアレイ、選択されたワードライン平面に具備された少なくとも２以上のページのメモリーセルを同時にプログラムする書込み読出し回路、そして前記書込み読出し回路のプログラム動作を制御する制御回路を含むことができる。 - 特許庁

Thereafter, the silicon nitride layer 3 within the memory cell array area 1a that does not overlap with the sidewall core 4 or the embedded hard mask 7, and the silicon nitride layer 3 within a peripheral circuit area 1b that overlaps with a positioning monitor mark 8b are exposed by etching the silicon oxide layer 6, and then the silicon nitride layer 3 as an etched member is patterned.例文帳に追加

その後、酸化シリコン層６をエッチングすることにより、サイドウォールコア４又は埋込ハードマスク７と重ならないメモリセルアレイ領域１ａ内の窒化シリコン層３と、目合わせモニタマーク８ｂと重なる周辺回路領域１ｂ内の窒化シリコン層３を露出させ、被エッチング部材としての窒化シリコン層３をパターニングする。 - 特許庁

To provide a semiconductor device, wherein a plurality of input signals are inputted to a memory cell array through contending circuits, and memory macros can be automatically designed, without changing data setup time or data hold time, while different basic cells are not prepared with respect to a plurality of memory macros of different storage capacities.例文帳に追加

複数の入力信号が、競合回路を経由してメモリセルアレイに入力される半導体装置において、記憶容量の異なる複数のメモリマクロに対してそれぞれ異なる基本セルを用意することなく、データ・セットアップタイム、データ・ホールドタイムを変えずに、メモリマクロを自動設計できる半導体装置を提供する。 - 特許庁

A memory cell array 1 has a plurality of memory cells MT including a floating gate electrode FG located at the upper part of the well and a control gate electrode CG located at its upper side, and data are written therein for each page configured of the plurality of memory cells connected in series, and it includes the plurality of blocks which are configured of the plurality of pages and are erasure units of the data.例文帳に追加

メモリセルアレイ１は、ウェルの上方のフローティングゲート電極ＦＧとその上方のコントロールゲート電極ＣＧとを含む複数のメモリセルＭＴを有し、直列接続された複数のメモリセルからなるページごとにデータを書き込まれ、複数のページからなりデータの消去単位である複数のブロックを有する。 - 特許庁