「array cell」に関連した英語例文の一覧と使い方(51ページ目) - Weblio英語例文検索

A storage section of even data in which data of a bit read out first are included such as the memory cell array SAe and the like is arranged to a side closing to an input/output pad PA, at the time of read-out, the first read-out data are transmitted always to the multiplexer MUX through a shorter wiring from a parallel-serial conversion circuit.例文帳に追加

メモリセルアレイＳＡｅ等、一番最初に読み出すビットのデータが含まれるｅｖｅｎデータの記憶部を入出力パッドＰＡに近い側に配置し、読出時には一番最初の読出データを常にパラレル−シリアル変換回路からの配線が短い方を介してマルチプレクサＭＵＸへ伝達する。 - 特許庁

In the memory cell array of this NOR type flash memory, a conductive material is supplied to the cavity 22 formed in the source wiring 21 having a U-shaped structure not only from a hole for source contacting but also from a hole for dummy source contacting in the process of forming a source contact electrode 23 and a dummy contact electrode 24.例文帳に追加

本発明に係るＮＯＲ型フラッシュメモリのメモリセルアレイは、ソースコンタクト電極２３及びダミーコンタクト電極２４を形成する工程においてＵ字構造のソース配線２１に形成された空洞２２にソースコンタクト用のホールに加えてダミーソースコンタクト用のホールからも導電体が供給される。 - 特許庁

The word line pattern is formed by patterning a floating gate pattern 57a covering the first active region 53a, a first gate interlayer insulating film 64a formed on the whole surface of a cell array region having the floating gate pattern and a second conducting film 69 formed on the first gate interlayer insulating film 64a.例文帳に追加

ワードラインパターンは第１活性領域５３ａを覆う浮遊ゲートパターン５７ａ、浮遊ゲートパターンを有するセルアレイ領域の全面に形成された第１ゲート層間絶縁膜６４ａ及び第１ゲート層間絶縁膜６４ａの上に形成された第２導電膜６９をパターニングして形成する。 - 特許庁

A variable delay circuit 7 provided in the local control circuit 3 is configured by connecting unit delay circuits whose delay value is controlled by a digital value in multi-stages, and produces various control signals supplied to a memory cell array 1 in timing by delaying the reference signal by a prescribed delay value denoted by the digital value of the delay control signal.例文帳に追加

ローカル制御回路３に設けた可変遅延回路７は、遅延値がディジタル値で制御される単位遅延回路を多段に接続して構成され、メモリセルアレイ１に供給する各種の制御信号を、前記基準信号を前記遅延制御信号のディジタル値が示す所定の遅延値だけ遅延したタイミングで生成する。 - 特許庁

A nonvolatile semiconductor memory device includes a memory section comprising a memory cell array in which nonvolatile memory cells are disposed in matrix and having a binary data storage region for storing binary data with single threshold for data identification and a multi-valued data storage region for storing multi-valued data with multiple thresholds for data identification, and a memory controller controlling the memory section.例文帳に追加

不揮発性メモリセルをマトリクス状に配列してなるメモリセルアレイからなり、データ識別のしきい値が１つの２値データを記憶する２値データ記憶領域とデータ識別のしきい値が複数の多値データを記憶する多値データ記憶領域とを有するメモリ部と、このメモリ部を制御するメモリコントローラとを備える。 - 特許庁

The liquid crystal display 10 has such a structure that an insulating layer 22 is provided in a non-display area 20 of an array substrate 12 of the liquid crystal cell 11, an electricity supplying wirings 24 is formed on the insulating layer 22 and electricity is supplied to driver chips 16 by pulling lines 26 branched from the electricity supplying wirings 24.例文帳に追加

本発明の液晶表示装置１０は、液晶セル１１のアレイ基板１２において、非表示エリア２０に絶縁層２２を設け、その絶縁層２２の上に給電配線２４を形成し、その給電配線２４から分岐した引込み線２６により、ドライバーチップ１６に給電を行う構造である。 - 特許庁

The nonvolatile semiconductor memory device has a memory cell array 1 using electrically rewritable NAND cells, a column decoder 4, a bit line control circuit 2, a word line control circuit 6, and a data input/output buffer 4, wherein previous writing and confirmation reading are performed after batch erasing of data to put erased memory cells into a desired threshold-value range.例文帳に追加

電気的書き換え可能なＮＡＮＤ型セルを用いたメモリセルアレイ１、カラムデコーダ４、ビット線制御回路２、ワード線制御回路６、データ入出力バッファ４を有し、データの一括消去後に事前書き込みと確認読み出しを行って消去されたメモリセルを、所望のしきい値範囲に追い込むようにした。 - 特許庁

Therefore, even in the case of a memory cell array 36 constituted of partitions consisting of blocks of which the memory capacity and the number are not uniform, redesign and correction of the command state machine 26 are not required, and quantity of work required for verification of state transition is reduced, and development of kinds of devices by cut-down can be performed easily and in a short time.例文帳に追加

したがって、メモリ容量と数とが均等ではないブロックで成るパーティションで構成されたメモリセルアレイ３６の場合でもコマンドステートマシン２６の再設計や修正が不用になり、且つ、状態遷移の検証に要する作業量が減り、カットダウンによる機種展開を容易に且つ短時間に行うことができる。 - 特許庁

Concerning the pattern, with which the fine cell composed of the diffraction grating is provided as a constitutive unit, configured by locating these cells on the surface of the substrate, the cells are in plural arbitrary different forms and the specified information is added to an array in the case of combining and locating the plural cells for the machine readable hologram.例文帳に追加

回折格子からなる微小なセルを構成単位とし、前記セルが基板表面に配置されて構成されるパターンにおいて、前記セルは、複数の任意の異なる形状をなし、該セルを複数個組み合わせて配置する際の配列に特定の情報を付加したことを特徴とする機械読み取りホログラム。 - 特許庁

The microlens substrate array includes a transparent first substrate 37, a transparent second substrate 31 which is facing to the first substrate 37, and a microlens sheet which is placed between the first substrate 37 and the second substrate 31 and has a flat portion 34 formed along a plurality of lenticular lens arrays 33 formed in a cell unit on the surface and the edge of the respective cells.例文帳に追加

透明な第１基板３７及び第１基板３７に対向する透明な第２基板３１と、第１基板３７と第２基板３１との間に介在し、表面にセル単位で形成された複数のレンティキュラーレンズアレイ３３及び各セルの縁部に沿って形成された平坦部３４を備えるマイクロレンズシートと、を含む。 - 特許庁

To reduce lowering of a production yield due to generation of cell release and to prevent light leakage to the outside through a light shielding layer and to the inside of an effective display region from the outside by preventing an end part of the light shielding layer from being exposed to the side farther outer than a sealant to seal an array substrate and a counter substrate.例文帳に追加

アレイ基板と対向基板とを密閉するシール材よりも遮光層の端部が外側に露出することを抑止して、セル剥がれが生じて歩留まりが低下することを低減するとともに、遮光層を通して外部へ光が漏れたり外部から有効表示領域内に光が漏れる光漏れを防止する。 - 特許庁

In a flow field 38 in which one wall of a flow passage 36 in a flow field plate of a solid oxide fuel cell is formed, the flow field includes a flat substrate 40 having a patterned array of flow barriers 52, 64, 66 having different shapes, and the flow barrier is protruded to the inside the flow passage from the substrate.例文帳に追加

固体酸化物燃料電池の流れフィールドプレートにある流路３６の一方の壁を形成する流れフィールド３８において、流れフィールドは、形状の異なる流れ障壁５２、６４、６６のパターン化アレイを有する平坦な基板４０を含み、流れ障壁は、基板から流路の内部へ突出する。 - 特許庁

A control circuit 40 generates various command for a memory cell array 30 in accordance with an internal command control signal and an internal address signal outputted by input switching circuits 50, 52, 54 for switching an input source of a command control signal and an address signal between external terminals 14, 16, 18 and a BIST circuit 100.例文帳に追加

コマンド制御信号およびアドレス信号の入力源を外部端子１４、１６、１８とＢＩＳＴ回路１００との間で切換えるための入力切換回路５０，５２，５４が出力する内部コマンド制御信号および内部アドレス信号に応じて、制御回路４０は、メモリセルアレイ３０に対する各種コマンドを生成する。 - 特許庁

When a coincidence detecting signal MTH is activated, the internal control circuit (2) performs an operation mode specified by a command CMD from the outside, when an uncoincidence detecting signal is activated, the control circuit (2) sets an array read-mode reading out data of a memory cell of a bank specified by an address signal AD from the outside.例文帳に追加

バンク制御回路（２）は、一致検出信号ＭＴＨが活性化されたときには、外部からのコマンドＣＭＤにより指定された動作モードを実行し、不一致検出信号ＺＭＴＨが活性化されたときには、外部からのアドレス信号ＡＤが指定するバンクのメモリセルのデータを読み出すアレイリードモードを設定する。 - 特許庁

The MONOS memory 2 has a memory cell array in which a plurality of memory cells storing data by accumulating electric charges in an electric charge trap in a plurality of ferroelectric films laminated on the semiconductor are arranged in a matrix state and memory cells are connected by a plurality of common lines of a row direction and a column direction.例文帳に追加

ＭＯＮＯＳメモリ２が、半導体上に積層された複数の誘電体膜内の電荷トラップに電荷を蓄積してデータを記憶する複数のメモリセルを行列状に配置させ、行方向および列方向の複数の共通線によりメモリセル間を接続させたメモリセルアレイを有している。 - 特許庁

The semiconductor storage device includes: a memory cell array MA in which the memory cells MC configured of a series connection of diodes Di and variable resistors VR are arranged at crossing parts of a plurality of bit lines BL and a plurality of word lines WL; and a control circuit for alternatively driving the bit line BL and the word line WL.例文帳に追加

半導体記憶装置は、ダイオードＤｉと可変抵抗素子ＶＲとを直列接続してなるメモリセルＭＣが複数のビット線ＢＬ及び複数のワード線ＷＬの交差部に配置されたメモリセルアレイＭＡと、ビット線ＢＬ及びワード線ＷＬを選択駆動する制御回路とを備える。 - 特許庁

The ferroelectric memory device 1000 is such that memory cells are arranged in a matrix, and includes a memory cell array 100 which comprises lower electrodes 12, upper electrodes 16 arranged in a direction crossing the lower electrodes 12, and the ferroelectric layer 14 disposed at least in regions where the upper electrodes 16 and the lower electrodes 12 cross one another.例文帳に追加

強誘電体メモリ装置１０００は、メモリセルがマトリクス状に配列され、下部電極１２と、下部電極１２と交差する方向に配列された上部電極１６と、少なくとも上部電極１６と下部電極１２との交差領域に配置された強誘電体層１４と、を含むメモリセルアレイ１００を有する。 - 特許庁

This ID card is provided with a nearly oblong card formed of a plastic material, and a semiconductor element mounted in the card and having a memory cell array using a ferroelectric film as an information storage capacitor; and the ferroelectric film of the semiconductor element is so disposed as to be positioned only in a 30% region of the card from a longitudinal end thereof.例文帳に追加

プラスティック材料からなる略長方形状のカードと、カード内に搭載され、強誘電体膜を情報記憶キャパシタとして用いるメモリセルアレイを有する半導体素子とを備え、半導体素子の強誘電体膜をカードの長手方向の端から３０パーセントの領域のみに位置するように配置する。 - 特許庁

The flash memory device having multi-level cells comprises a memory cell array, a means for previously charging bit lines, a bit line voltage supply circuit for supplying voltage to bit lines, and a 1st to 3rd latch circuits whose functions are mutually different and executes reading operation and programming operation by dividing bits into the LSB and MSM.例文帳に追加

本発明によるマルチレベルセルを有するフラッシュメモリ装置は、メモリセルアレイと、ビットラインをプリチャージする手段と、前記ビットラインに電圧を供給するビットライン電圧供給回路と、互いに機能を異にする第１乃至第３ラッチ回路とを含み、ＬＳＢとＭＳＢに分けて読み出し動作及びプログラム動作を実行する。 - 特許庁

While keeping the peak position of alignment sensitivity as an entire second lens array 21e, a light-shielding pattern having, such alignment sensitivity such that a light reduction rate to the peak position becomes large is specified by simulation, and a predetermined cell lens which is shielded from light by a mask 15 is selected, in accordance with the specified light shielding pattern.例文帳に追加

第２レンズアレイ２１ｅ全体としてのアライメント敏感度のピーク位置を保ったまま、そのピーク位置に対する減光率が大きくなるようなアライメント敏感度を持つ遮光パターンをシミュレーションにより特定し、特定した遮光パターンに従ってマスク１５により遮光する所定のセルレンズを選択する。 - 特許庁

The memory cell array layer includes: first lamination part 410 and 410B having first insulation layers and first conductive layers alternately laminated therein; and second lamination parts provided on either the top or bottom surfaces of the respective first lamination parts and laminated so as to form second conductive layers between second insulation layers.例文帳に追加

メモリセルアレイ層は、第１絶縁層及び第１導電層が交互に積層された第１積層部４１０，４１０Ｂと、第１積層部の上面或いは下面に設けられ且つ第２絶縁層間に第２導電層が形成されるように積層された第２積層部４２０Ａ，４２０Ｂとを備える。 - 特許庁

When transition of the signal/WE is detected by the ATD 3d before a period specified by the time-out circuit at the write time, operation of the memory cell array is controlled by the time-out circuit, when it is detected after elapse of the specified period, write-in operation is controlled responding to transition of the signal/WE.例文帳に追加

書き込み時にタイムアウト回路で指示された期間より前にＡＴＤ３ｄによって信号／ＷＥの遷移が検知されると、タイムアウト回路によってメモリセルアレイの動作が制御され、指示された期間の経過後に検知された時には、信号／ＷＥの遷移に応答して書き込み動作を制御することを特徴とする。 - 特許庁

A two-dimensional bar code 21B is prepared by successively arraying a plurality of black and white circular cells C12 to C31 like a ring with a start cell C11 as a start point in a plurality of circumferences configuring a concentric circle, and expressing the code according to the combination of the array sequence of the black and white cells C12 to C31.例文帳に追加

２次元バーコード２１Ｂを、始点セルＣ１１を起点として白及び黒の複数の円形状のセルＣ１２〜Ｃ３１を、同心円を構成する複数の円周に順にリング状に配列し、この白及び黒のセルＣ１２〜Ｃ３１の配列順序の組み合わせによりコードを表現したものを用意している。 - 特許庁

The first memory cell array 110, in which memory cells are arranged in a matrix pattern, comprises a first signal electrode 112, a second signal electrode 116 arranged in the direction in which the first signal electrode 112 intersects, and at least a ferroelectric layer 114 arranged between the first signal electrode 112 and the second signal electrode 116.例文帳に追加

第１メモリセルアレイ１１０は、メモリセルがマトリクス状に配列され、第１信号電極１１２と、第１信号電極１１２が交差する方向に配列された第２信号電極１１６と、少なくとも第１信号電極１１２と第２信号電極１１６との間に配置された強誘電体層１１４とを含む。 - 特許庁

After this, a resist pattern 12 having openings 13 and 14 is formed at a part on an area with the gate electrode 6 of a desired NMOS within a memory cell array area A, and at a part on the film 4 positioned another circuit and the main circuit by using a mask for writing revised data.例文帳に追加

その後、改訂済みのデータ書き込み用マスクを用いて、メモリセルアレイ領域Ａ内の所望のＮＭＯＳのゲート電極６を中心とする領域上の部分及び他の回路と主回路との間に位置するフィールド酸化膜４上の部分に開口１３，１４を有するレジストパターン１２を形成する。 - 特許庁

A FIFO memory has a memory cell array 11 in which a plurality of memory cells are arranged in a matrix state, an address counter 15a synchronizing with a clock signal ARCK, counting up, and generating an address for read-out, and a parallel/serial converting circuit 23 outputting an address for read-out generated by the address counter 15a to the outside.例文帳に追加

ＦＩＦＯメモリは、複数のメモリセルをマトリクス状に配置したメモリアレイ１１と、クロック信号ＡＲＣＫに同期してカウントアップし、読み出し用アドレスを生成するアドレスカウンタ１５ａと、アドレスカウンタ１５ａにより生成された読み出し用アドレスを外部に出力するパラレル／シリアル変換回路２３とを有する。 - 特許庁

The present invention utilizes the nonvolatile ferroelectric memory to program a test mode and data pin arrangement and rearranges an address, a control signal and a data pin arrangement state in a software manner according to a programmed code, thereby accurately testing the characteristics of the cell array without requiring another process.例文帳に追加

このため、本発明は不揮発性強誘電体メモリを利用してテストモード及びデータピンの配置をプログラムし、プログラムされたコードに従いソフトウェア的にアドレス、制御信号及びデータピンの配置状態を再調整することにより、別途のプロセスなくセルアレイの特性を正確にテストすることができるようになる。 - 特許庁

A boosting power source circuit 7 generating drive voltage required for memory operation is provided for each block of the memory cell array 1, and a boosting power source switch SWi holding 'on' at the time of normal memory operation is provided between a power source line 8 connected to an external power source terminal and a power source supply terminal of each boosting power source circuit 7.例文帳に追加

メモリセルアレイ１の各ブロック毎に、メモリ動作に必要な駆動電圧を発生する昇圧電源回路７が設けられ、外部電源端子につながる電源線８と各昇圧電源回路７の電源供給端子との間には、通常のメモリ動作時はオンを保つ昇圧電源スイッチＳＷｉが設けられている。 - 特許庁

A pair of bit lines are connected to a sense amplifier through an N channel type transistor, memory cells constituting a memory cell array are connected to the bit line pair, and the gate voltage of the N channel type transistor is set lower than a voltage obtained by adding the threshold value voltage amount of the N channel type transistor to the driving voltage of the memory cells.例文帳に追加

センスアンプは、センスアンプに一対のビット線対がＮチャネル型トランジスタ対を介して接続され、ビット線対には、メモリセルアレイを構成するメモリセルが接続され、Ｎチャネル型トランジスタのゲート電圧は、メモリセルの駆動電圧にＮチャネル型トランジスタのしきい値電圧分を加えた電圧よりは低い電圧に設定されている。 - 特許庁

A writing data control circuit 3 checks whether an input address coincides with an address of the initial data storage area 12 in the memory cell array 1, and when both of them are not coincident, input data D0-D7 are output, while preset optional fixed data are output when they are coincident.例文帳に追加

書き込みデータ制御回路３は、入力アドレスがメモリセルアレイ１の初期データ記憶領域１２のアドレスと一致するか否かを比較し、その両者が一致しない場合には入力データＤ０〜Ｄ７を出力し、それが一致する場合には予め設定されている任意固定データを出力する。 - 特許庁

A nonvolatile semiconductor memory device has one word gate 104 and a memory cell array 200 in which twin memory cells 100 having first and second nonvolatile memory cells 108A, 108B controlled by first and second control gates 106A, 106B are arranged respectively in the directions of column and row.例文帳に追加

不揮発性半導体記憶装置は、１つのワードゲート１０４と、第１，第２のコントロールゲート１０６Ａ，１０６Ｂにより制御される第１，第２の不揮発性メモリセル１０８Ａ，１０８Ｂとを有するツインメモリセル１００を、列方向及び行方向にそれぞれ複数配列してなるメモリセルアレイ２００を有する。 - 特許庁

Each of memory devices 21 to 24 is provided with: a data output circuit 120 for outputting read data Data read from a memory cell array 100 to the data terminal 20d in response to a read command; and an output timing adjustment circuit 130 for adjusting the output timing of read data DQ by the data output circuit 120.例文帳に追加

メモリデバイス２１〜２４のそれぞれは、リードコマンドに応答してメモリセルアレイ１００から読み出されたリードデータＤａｔａをデータ端子２０ｄに出力するデータ出力回路１２０と、データ出力回路１２０によるリードデータＤＱの出力タイミングを調整する出力タイミング調整回路１３０とを備える。 - 特許庁

To output normal output data to the external even when data outputted from a memory cell array are defective data whose doubtful output data are not fixed on 'H' or 'L' when an address indicated by an address signal supplied from the external to a semiconductor memory such as a masked ROM coincides with a redundant address.例文帳に追加

マスクＲＯＭなどの半導体記憶装置に関し、外部から供給されるアドレス信号が示すアドレスが冗長アドレスと一致した場合、メモリセルアレイから出力されたデータが疑義出力データが「Ｈ」又は「Ｌ」に固定されない不良データである場合においても、正常な出力データを外部に出力する。 - 特許庁

There are provided a relative position adjusting mechanism 40 for adjusting relative distance among the cylindrical lens 10, the slit body 20, and the photovoltaic power generation cell array 30 according to the incident angle resulting from daily fluctuation and seasonal variation of the sunbeam, and a north-south direction elevation angle adjusting mechanism 50 for adjusting elevation angle in north-south direction of them.例文帳に追加

太陽光の日変動および季節変動による入射角度に応じて、シリンドリカルレンズ１０とスリット体２０と太陽光発電セルアレイ３０との相対距離を調整する相対位置調整機構４０と、それらの南北方向の仰角を調整する南北方向仰角調整機構５０を備えている。 - 特許庁

This memory device 86 is provided with a plurality of banks to be selected by a bank address, which are respectively equipped with a memory cell array including a plurality of page areas to be selected from a low address; a low control part for controlling the activation of page areas in the banks in response to a first operation code; and a data input/output terminal group.例文帳に追加

メモリ装置は，ロウアドレスにより選択される複数のページ領域を含むメモリセルアレイをそれぞれ有し，バンクアドレスにより選択される複数のバンクと，第１の動作コードに応答して，前記バンク内のページ領域の活性化を制御するロウ制御部と，データ入出力端子群とを有する。 - 特許庁

This semiconductor memory is provided with a memory cell array divided into plural memory mats, a memory mat selecting circuit 71 selecting a memory mat to be activated, and a burn-in test mode detecting circuit 76 generating a burn-in test mode detecting signal BI being made an active state when a burn-in test is performed.例文帳に追加

本発明の半導体記憶装置は、複数のメモリマットに分割されたメモリセルアレイと、活性化されるメモリマットを選択するメモリマット選択回路と、バーンイン試験が実施される場合に活性状態となるバーンイン試験モード検出信号ＢＩを生成するバーンイン試験モード検出回路７６を備える。 - 特許庁

A memory system includes: a nonvolatile semiconductor memory 1 having a plurality of memory cells for storing x bits(x is an integer of three or more) and provided with a memory cell array 11 in which bit allocation is performed to 2^x threshold distributions; and a controller 2 for controlling operation of the nonvolatile semiconductor memory 1 during writing.例文帳に追加

実施形態に係わるメモリシステムは、ｘ（ｘは３以上の整数）ビットを記憶する複数のメモリセルを有し、２^ｘ個の閾値分布にビット割り付けが行われるメモリセルアレイ１１を備える不揮発性半導体メモリ１と、書き込み時に不揮発性半導体メモリ１の動作を制御するコントローラ２とを備える。 - 特許庁

In this method and device for reducing the average access time to the nonvolatile memory in the read-out phase, the read-out phase is generated from a matrix array 2 in a memory cell having a related logic for recognizing an access address to the memory both in a page mode and a burst mode.例文帳に追加

本発明は、読出しフェーズにおける不揮発性メモリの平均アクセス時間を減少させるための方法と装置に関し、ページ・モードまたはバースト・モードのどちらにおいても、メモリへのアクセス・アドレスを認識するためのロジックが関連付けされたメモリ・セルのマトリックス・アレイ２から、読出しフェーズが発生するものである。 - 特許庁

The nonvolatile semiconductor memory includes a unit cell array MAT00 which has bit lines BL0i to BL2i, word lines WL0i, WL1i intersected by the bit lines BL0i to BL2i, and memory cells MC0 to MC3 connected between the bit lines BL0i to BL2i and the word lines WL0i, WL1i at intersections thereof.例文帳に追加

不揮発性半導体記憶装置は、ビット線ＢＬ０ｉ〜ＢＬ２ｉ、ビット線ＢＬ０ｉ〜ＢＬ２ｉと交差するワード線ＷＬ０ｉ、ＷＬ１ｉ、及びビット線ＢＬ０ｉ〜ＢＬ２ｉ及びワード線ＷＬ０ｉ、ＷＬ１ｉの交差部で両配線間に接続されたメモリセルＭＣ０〜ＭＣ３を有する単位セルアレイＭＡＴ００を備える。 - 特許庁

A VPP generating circuit 100 included in a semiconductor integrated circuit comprises a VPP dividing circuit 10 dividing boosting voltage VPP, a VDDA dividing circuit 11 dividing array voltage supplied to a memory cell array region, a VREFD generating circuit 12 generating reference voltage VREFD based on an output of the VDDA dividing circuit 11, and a comparator section 13 comparing reference voltage VREFD with voltage VPPn outputted by the VPP dividing circuit 10.例文帳に追加

本発明に係る半導体集積回路に含まれるＶＰＰ発生回路１００は、昇圧電圧ＶＰＰを分割するＶＰＰ分割回路１０、メモリセルアレイ領域に供給するアレイ電圧を分割するＶＤＤＡ分割回路１１、ＶＤＤＡ分割回路１１の出力に基づき基準電圧ＶＲＥＦＤを発生するＶＲＥＦＤ発生回路１２、および基準電圧ＶＲＥＦＤとＶＰＰ分割回路１０の出力する電圧ＶＰＰｎとを比較するコンパレータ部１３とを含む。 - 特許庁

The semiconductor integrated circuit device is constituted so as to avoid securing a contact area in advance for arranging a contact for connection to the respective gates of p-MOS transistors 12a, 12b and n-MOS transistors 14a and 14b in the base cell 11, in the gate array type semiconductor integrated circuit device by a master slice system.例文帳に追加

本発明の半導体集積回路装置は、マスタースライス方式によるゲートアレイ型の半導体集積回路装置において、ベースセル１１に、ｐ−ＭＯＳトランジスタ１２ａ、１２ｂ及びｎ−ＭＯＳトランジスタ１４ａ、１４ｂの各ゲートへの接続用のコンタクトを配設するためのコンタクト領域を予め確保しないように構成したものである。 - 特許庁

The array substrate 100 has color filter layers 24 (R, G and B) arranged by each of pixels in a display region 102 for displaying images and further has columnar light shielding sections 500 holding a cell gap between a pair of the substrates and having light shieldability in a light shielding region 41 arranged along the outer periphery of the display region 102.例文帳に追加

アレイ基板１００は、画像を表示する表示領域１０２において、画素毎に配置されたカラーフィルタ層２４（Ｒ、Ｇ、Ｂ）を備え、さらに表示領域１０２の外周に沿って配置された遮光領域４１において、一対の基板間のセルギャップを保持するとともに遮光性を有する柱状遮光部５００を備えている。 - 特許庁

In an ASIC chip 1 with a built-in DRAM including a large-scale logic circuit 7, or the like, an entire DRAM macro 2 including not only a cell array part 6 of the DRAM but also an internal power supply circuit 4 is formed in a well 5 such as a Deep N well, and power is supplied to the DRAM macro 2 from the internal power supply circuit 4.例文帳に追加

大規模なロジック回路７を含むＤＲＡＭ内蔵ＡＳＩＣチップ１等において、ＤＲＡＭのセルアレイ部６のみならず内部電源供給回路４を含めたＤＲＡＭマクロ２全体をＤｅｅｐ Ｎウェル等のウェル５内に形成し、このＤＲＡＭマクロの電源供給を前記内部電源供給回路から行うものである。 - 特許庁

When two data of double data specification outputted from the same output terminal at the same cycle are read out from a memory cell array, by providing a delay circuit at one side of a sense amplifier enable-signal /SAE, a sense amplifier 1 and a sense amplifier 2 are activated, timing at which two data are sensed is deviated, peak current flowing in the sense amplifier 1 and the sense amplifier 2 is deviated.例文帳に追加

ダブルデータレート仕様で、同一出力端子から同一サイクルに出力する２個のデータをメモリセルアレイから読み出す際に、センスアンプイネーブル信号／ＳＡＥの一方に遅延回路を設けることにより、センスアンプ（１）、センスアンプ（２）を活性化して２個のデータをセンスするタイミングをずらし、センスアンプ（１）、センスアンプ（２）に流れるピーク電流をずらす。 - 特許庁

In the semiconductor memory device which reserves the repair information while avoiding the memory cell of a defective bit and the driving method thereof, the semiconductor memory device comprises a memory array where a partial area is assigned to a repair information area and a data input/output part driven so as to read an information packet to be cooperated by a cooperated bit address of an information packet to be read.例文帳に追加

欠陥ビットのメモリセルを避けてリペアー情報を保存する半導体メモリ装置及びその駆動方法であって、この半導体メモリ装置は、一部領域がリペアー情報領域に割り当てられるメモリアレイと、読み出される情報パケットの連携ビットアドレスによって、連携される情報パケットを読み出すように駆動されるデータ入出力部とを含む。 - 特許庁