「array cell」に関連した英語例文の一覧と使い方(49ページ目) - Weblio英語例文検索

A control circuit 6 controls the read operations so that one of data and threshold information having been completely read is output from the data latch DLX, and the other one being read is read from the memory cell array and stored into the data latches DL0-DL2.例文帳に追加

制御回路６は、データとしきい値電圧情報とのうち先に読み出し動作が終了した一方をデータラッチＤＬＸから出力するとともに、読み出し動作が終了していない他方をメモリセルアレイから読み出してデータラッチＤＬ０〜ＤＬ２に保持するよう読み出し動作を制御する。 - 特許庁

A control circuit 391 controls peripheral circuits such as a column decoder 290 so that input/output of data for testing specific operation of a plurality of memory cells included in a memory cell array 320 is performed when receiving a L level test mode signal TM and a H level test mode signal TM.例文帳に追加

制御回路３９１は、Ｌレベルのテストモード信号ＴＭおよびＨレベルのテストモード信号ＴＭを受けると、メモリセルアレイ３２０に含まれる複数のメモリセルに特殊動作をテストするためのデータの入出力を行なうようにコラムデコーダ２９０等の周辺回路を制御する。 - 特許庁

To provide an installation system of a rack wall surface for a solar cell array that can be mounted alone, can prevent birds and small animals from entering by covering a gap around a module using a systematized cover, and can improve an appearance form, when mounting the module to a wall surface.例文帳に追加

壁面にモジュールを取り付ける際に、一人でも取付けることが可能で、しかも、システム化されたカバーによってモジュール周囲の隙間を覆って鳥や小動物の侵入を防止すると共に、外観の体裁も良好にすることができる太陽電池アレイ用架台壁面設置システムを提供する。 - 特許庁

To provide a semiconductor device which configures a DLL circuit having a few jitter, also prevents an absolute reference potential in an initial-stage circuit of a clock input or a core of a memory cell array or the like, and materializes a stable operation in a high-speed clock signal, too.例文帳に追加

ジッタの少ないＤＬＬ回路を構成すると共に、クロック入力の初段回路やメモリセルアレイ等のコア部分における絶対的なリファレンス電位が変動してしまうことを防ぎ、高速なクロック信号でも安定した動作を実現する半導体装置を提供する。 - 特許庁

Operation information setting various operation conditions of a nonvolatile storage device is stored in a memory cell array, operation information is stored in a first memory region and is read out by internal access control, a second memory region is access-controlled from the outside in parallel to internal access control.例文帳に追加

不揮発性記憶装置の各種の動作条件を設定する動作情報がメモリセルアレイに格納されているところ、動作情報は第１メモリ領域に格納されて内部アクセス制御により読み出され、第２メモリ領域は、内部アクセス制御に並行して外部からアクセス制御される。 - 特許庁

In the lens array 40, a plurality of pyramid-like recessed parts 48 accommodating the liquid droplets 52 are two-dimensionally formed inside the sealed cell 50, in which conductive first liquid 51 and insulating second liquid (liquid droplets) 52 are charged without mixing.例文帳に追加

本発明に係るレンズアレイ４０は、導電性の第１の液体５１と絶縁性の第２の液体（液滴）５２が互いに混和することなく充填された密閉性のセル５０の内部に、液滴５２を収容する角錐状の凹部４８が二次元的に複数形成されている。 - 特許庁

This device is constituted so that input/output of data is performed in two directions of two side parts 113, 114 being adjacent and orthogonal each other of a square memory cell array in which memory cells are arranged in a matrix state at intersection positions of word lines and bit lines arranged in a lattice state and intersecting orthogonally each other.例文帳に追加

格子状に配列された互いに直交するワード線およびビット線の交差位置にメモリセルがマトリクス状に配置されている方形のメモリセルアレイの、互いに隣接して垂直な２つの縁（辺）部１１３，１１４の２方向にデータの入出力を行うように構成する。 - 特許庁

The common line control means 22 applies a voltage at reading a data, to the common line, which is higher than the gate application voltage of a selection memory transistor and lower than a threshold voltage Vth (W) in its writing state, so that a bypass transistor in a non- selection cell in a selection NAND array is conductive.例文帳に追加

共通線制御手段２２は、データ読み出し時に選択メモリトランジスタのゲート印加電圧より高く、その書き込み状態のしきい値電圧Ｖth(W) より低い電圧を共通線に印加して、選択ＮＡＮＤ列の非選択セル内のバイパストランジスタを導通にする。 - 特許庁

The sense amplifier circuit 30 senses the data DS stored in the memory cell array 10 by using reference levels REF1 and REF2, and outputs the read data DR1, DR2 corresponding to the reference levels REF1 and REF2 for the stored data DS.例文帳に追加

センスアンプ回路３０は、メモリセルアレイ１０に格納されている格納データＤＳを複数のリファレンスレベルＲＥＦ１，ＲＥＦ２を用いてセンスし、その格納データＤＳに関して複数のリファレンスレベルＲＥＦ１，ＲＥＦ２のそれぞれに対応する複数のリードデータＤＲ１，ＤＲ２を出力する。 - 特許庁

Each memory cell array 11a has 256 word lines, and the select circuit 15 receives a 10-bit internal address signal and an external address signal and selects and outputs either of the internal and external address signals according to a 1st refresh control signal REF1.例文帳に追加

各メモリセルアレイ１１ａは２５６本のワード線を有し、セレクト回路１５は、それぞれ１０ビットの内部アドレス信号及び外部アドレス信号を受け、第１のリフレッシュ制御信号ＲＥＦ１に基づいて内部アドレス信号又は外部アドレス信号のいずれかを選択して出力する。 - 特許庁

The nonvolatile storage device includes a memory cell array including a plurality of electrically rewritable and erasable nonvolatile memory cells M11 to M44, and an erase control circuit ERCN controlling an erase operation for the memory cells to be erased from among the plurality of nonvolatile memory cells.例文帳に追加

不揮発性記憶装置は、電気的に書き換え及び消去可能な複数の不揮発性メモリーセルＭ１１〜Ｍ４４を有するメモリーセルアレイと、複数の不揮発性メモリーセルのうちの消去対象メモリーセルに対する消去動作の制御を行う消去制御回路ＥＲＣＮとを含む。 - 特許庁

When either of a pair of dummy word lines DWL0, DWL1 arranged in a memory cell array is selected, minute potential difference is generated between bit lines BLZ and BLX by capacitive coupling between the dummy word lines DWL0, DWL1 and the bit lines BLZ, BLX.例文帳に追加

メモリセルアレイ内に配設されている一対のダミーワード線ＤＷＬ０，ＤＷＬ１のいずれかを選択すると、ダミーワード線ＤＷＬ０，ＤＷＬ１とビット線ＢＬＺ，ＢＬＸとの間の容量結合によりビット線ＢＬＺ，ＢＬＸ間に微少電位差が生成される。 - 特許庁

To provide a manufacturing method of a non-volatile memory device capable of effectively embodying an NOR flash cell array composed using a 2-beat sidewall floating gate element having self-convergence characteristics, where a threshold voltage converges to a fixed value in erasing.例文帳に追加

本発明はイレイズの時しきい電圧が決まった値打ちに収斂する特性を枝は自体に収斂する２ビートサイドワル・フローティングゲート素子を使って構成したＮＯＲフラッシュセルアレイを効果的に具現することができる不揮発性メモリー素子の製造方法に関するのである。 - 特許庁

Although the SRAM 110 is generally provided with a multi-memory cell composed to a matrix of the column and row having a plurality of corresponding word lines and bit lines, the SRAM array 110 shows only a single row having 1st, 2nd and 3rd columns 112, 114 and 116 in a figure for the purpose of simplifying the description.例文帳に追加

一般に、SRAM110は、対応する多数のワードライン及びビットラインを有するカラムとローのマトリックスに編成されたマルチメモリセルを有するが、図１では、説明を簡単にするために、SRAMのアレー110は、第１、第２及び第３のカラム112、114、116を有する単一のローのみを示している。 - 特許庁

A current cell array is composed of a constant current source where a current direction is only one direction, and a plurality of current cells having first current paths to be current paths when selected by the decode signal and second current paths to be current paths when unselected are arranged.例文帳に追加

電流セルアレイは、電流の方向が一方向のみの定電流源で構成され、デコード信号による選択時に電流の経路となる第１電流経路および非選択時に電流の経路となる第２電流経路を有する電流セルが複数配置されている。 - 特許庁

Even when a non-regular user scans the addresses of a memory cell array 12 in the case of trying to illegally read out data, it is difficult to reproduce correct data or a correct program from obtained data because the error data are mixed in the read data in each prescribed period.例文帳に追加

こうして、非正規ユーザが不正読み出しを試みるに際してメモリセルアレイ１２のアドレスをスキャンさせた場合に、上記読み出しデータ中に所定の周期で上記誤データを混在させることによって、得られたデータから正しいデータや正しいプログラムを再現することを困難にする。 - 特許庁

A pre-charge signal PR1 is set to high level for a memory cell array in a bank 1, and the bit line group (B1, *B1) is precharged to a potential Vcc/2.例文帳に追加

第１のスイッチ手段と第２のスイッチ手段とを独立に制御することによって、ある活性化された１本のワード線によって同時に選択されたメモリセルからのデータの読み出し動作と並行して、他の活性化されたワード線によって同時に選択されるメモリセルのデータをリフレッシュすることができる。 - 特許庁

The refresh control circuit 12 generates a refresh address 34 for executing refresh of the memory cell array 13 until the refresh address 34 coincides with the most significant row address 44 every timing for supplying the refresh request signal 33 generated by the memory controller 11.例文帳に追加

リフレッシュ制御回路１２は、メモリコントローラ１１で生成されたリフレッシュ要求信号３３が供給されるタイミング毎に、メモリセルアレイ１３のリフレッシュを実施するためのリフレッシュアドレス３４が最上位ロウアドレス４４と一致するまで当該リフレッシュアドレス３４を生成する。 - 特許庁

The logic circuit is formed of standard cells constituting the standard cell region SC, and the switching transistor of an MTCMOS which controls the power supply and leak route interruption of an adjacent logic circuit is formed of the basic cells of gate arrays constituting each gate array region GA.例文帳に追加

スタンダードセル領域ＳＣを構成するスタンダードセルにより論理回路が形成され、各ゲートアレイ領域ＧＡを構成するゲートアレイのベーシックセルにより、近接する論理回路部の電源供給とリーク経路遮断を制御するＭＴＣＭＯＳのスイッチトランジスタが形成されている。 - 特許庁

This chimera monoclonal antibody (a) is produced with a cell line selected by glucosylation property of the Fc fragment of an antibody, or (b) has a glycan structure of Fcγ modified ex vivo, and/or (c) has a primary array modified to enhance the reactivity with Fc receptor.例文帳に追加

抗体のFc断片のグリコシル化の性質によって選択された細胞株で生産される、またはb)Fcγのグリカン構造が、エクスビボで修飾されている、および/またはc)Fc受容体との反応性を上昇させるように、一次配列が修飾されているキメラモノクローナル抗体。 - 特許庁

A nonvolatile semiconductor memory device is provided with a memory cell array including memory cells in which information is programmed by destroying an insulating film by electric stress and a power supply circuit supplying program voltage having a negative temperature coefficient becoming electric stress to the memory cells.例文帳に追加

不揮発性半導体記憶装置は、電気的ストレスによって絶縁膜を破壊することで情報がプログラムされるメモリセルからなるメモリセルアレイと、電気的ストレスとなる負の温度係数を持つプログラム電圧を前記メモリセルに供給する電源回路とを備えることを特徴とする。 - 特許庁

In a memory cell region RM, a magnetoresistive element 18 in a semiconductor magnetic storage apparatus is formed in an array shape in a mode that the magnetoresistive element is arranged at a part where a digit line 3 extending in one direction intersects a bit line 32 extending in the direction substantially orthogonal to the digit line 3.例文帳に追加

メモリセル領域ＲＭでは、半導体磁気記憶装置における磁気抵抗素子１８は、一方向に延在するディジット線３と、これと略直交する方向に延在するビット線３２とが交差する部分に配置される態様で、アレイ状に形成されている。 - 特許庁

A data output circuit 7 holds a plurality of data 1N to 4N read from a memory cell array by a data reading circuit 5, and the plurality of data 1N to 4N held according to the data output pulses DP1 to DP4 are sequentially selected and outputted as the output data 1D to 4D.例文帳に追加

データ出力回路７は、データ読み出し回路５がメモリセルアレイ４から読み出した複数のデータ１Ｎ〜４Ｎを保持し、データ出力パルスＤＰ１〜ＤＰ４に応じて保持した複数のデータ１Ｎ〜４Ｎを順次選択して出力データ１Ｄ〜４Ｄとして出力する。 - 特許庁

A write dummy bit is constituted of a first dummy line and a second dummy line corresponding to complementary bit lines of a memory array and a plurality of first dummy cells which are formed in the same form as a static type memory cell and a write current path is connected between the first dummy line and the second dummy line.例文帳に追加

メモリアレイの相補ビット線に対応した第１ダミー線と第２ダミー線と、スタティック型メモリセルと同じ形態で形成され、書き込み電流経路が上記第１ダミー線と第２ダミー線との間に接続された複数の第１ダミーセルとで書き込みダミービットを構成する。 - 特許庁

The electrical connection structure of the unit having at least one solar cell array 1 and having a plurality of blankets mutually coupled via a hinge structure of a piano hinge type, is used for electrical connection between the conductive back sides of the blankets 2.例文帳に追加

本発明は、ピアノヒンジ型のヒンジ構造を介して相互に連結された複数のブランケットから成る、少なくとも１つの太陽電池アレイ１を有する太陽電池発電ユニットの電気的接続構造において、ブランケット２の導電性背面同士を電気的に接続するために用いられるものである。 - 特許庁

Supply of word line voltage being boosting voltage being higher than external power source voltage, memory array substrate voltage being negative voltage supplied to a semiconductor substrate, and bit line pre-charge voltage used for reproducing data held in a memory cell are stopped for the prescribed period.例文帳に追加

リフレッシュ動作の終了毎に、外部電源電圧よりも高い昇圧電圧であるワード線電圧、半導体基板に供給する負電圧であるメモリアレイ基板電圧、及びメモリセルに保持されたデータを再生するために用いられるビット線プリチャージ電圧の供給を所定の期間だけ停止する。 - 特許庁

A memory cell array having (n+1) bit lines arranged in parallel inclusive of their redundant parts is divided into a plurality of blocks BLK1-BLK8, and substitution designation parts 11a1-11a8 are provided, which each designate bit lines having defective memory cells to each of the blocks BLK1-BLK8, respectively.例文帳に追加

冗長分を含めて平行に配置されたｎ＋１本のビット線を有するメモリセルアレイを複数のブロックＢＬＫ１〜ＢＬＫ８に分割し、各ブロックＢＬＫ１〜ＢＬＫ８に対してそれぞれ不良メモリセルを有するビット線を指定する置換指定部１１ａ１〜１１ａ８を設ける。 - 特許庁

A memory device is such of a constitution that the device is provided with an array of resistive memory cells, including multi-bit storage, a counter having an increment step based on ambient temperature during operation, and a refresh circuit refreshing the memory cell, in response to the counter exceeding the preset value, and damages to storage data can be prevented.例文帳に追加

メモリ装置は、マルチビット記憶を含む抵抗メモリセルのアレイと、動作時の周囲温度に基づいた増加幅を有するカウンタと、上記カウンタが予め定められた値を超えたことに応じて、上記メモリセルをリフレッシュする回路とを備え、記憶データの破損を回避できる構成としている。 - 特許庁

A data register control part 4 includes a data register group, where a pixel data group of a one-line portion of the magnified/reduced image data is temporarily stored, and controls that the pixel data group is inputted/outputted to/from the data register group as the preprocessing for storing the picture data into the memory cell array.例文帳に追加

データレジスタ制御部４は、拡大／縮小後の画像データの１ライン分の画素データ群を一時的に蓄積するデータレジスタ群を含み、メモリセルアレイへの画像データの格納の前処理として当該データレジスタ群に対する画素データ群の入出力を制御する。 - 特許庁

The semiconductor memory device is provided with a memory cell array MA in which memory cells MC in which diodes Di and variable resistance elements VR are connected in series respectively are arranged at cross parts of a plurality of bit lines BL and a plurality of word lines, and a control circuit for driving selectively the bit line Bl and the word line WL.例文帳に追加

半導体記憶装置は、ダイオードＤｉと可変抵抗素子ＶＲとが直列接続されたメモリセルＭＣが複数のビット線ＢＬ及び複数のワード線の交差部に配置されたメモリセルアレイＭＡと、ビット線ＢＬ及びワード線ＷＬを選択駆動する制御回路とを備える。 - 特許庁

A three-dimensional (3D) semiconductor memory element includes a vertical channel extending from a lower stage to an upper stage adjacent to a substrate, and coupled to a plurality of memory cells; and a cell array having the plural memory cells, and arrayed in a gate stack form of a staircases-shaped structure arranged on the substrate.例文帳に追加

３次元（３Ｄ）半導体メモリー素子は、基板に隣接する下段から上段まで伸張して、複数個のメモリーセルと連結された垂直チャンネルと、前記複数個のメモリーセルを有し、前記基板上に配置された階段形構造のゲートスタック形態にアレイされたセルアレイと、を含む。 - 特許庁

A nonvolatile semiconductor memory 100 is provided with multiple write-in pipe lines 110-1 to 110-N respectively having a memory array, a timing circuit 140 successively starting write-in operation in these pipe lines and a shared charge pump and voltage adjustment circuit 150 operating the circuits by a programmed memory cell.例文帳に追加

不揮発半導体メモリが、それぞれがメモリアレイを有する多重書込みパイプラインと、前記パイプラインにおいて書込み動作を逐次開始するタイミング回路と、プログラムされたメモリセルによって回路を作動させる共有された電荷ポンプ及び電圧調節回路とを有する。 - 特許庁

After that, a long linear concave part 218 in a narrow direction of a gap between the capacitors 216 two dimensionally arranged in the memory cell array region is formed on the insulating film 217 so as to run through on the plurality of capacitors 216, and then the surface of the insulating film 217 is made flat by the CMP method.例文帳に追加

次に、メモリセルアレイ領域において2次元状に配置されているキャパシタ216同士の間隔が狭い方向に長いライン状の凹部218を、複数のキャパシタ216上を通るように、絶縁膜217に形成した後、絶縁膜217の表面をＣＭＰ法により平坦化する。 - 特許庁

A metal silicide film is formed only on the surface of the gate electrode out of the source, drain diffusion layer, and gate electrode of the first transistor of a memory cell array, and a metal silicide film is formed on the surfaces of the source, drain diffusion layer, and gate electrode of the second transistor of a logic circuit.例文帳に追加

また、メモリセルアレイ部の第１のトランジスタは、ソース、ドレイン拡散層及びゲート電極のうちゲート電極の表面のみに金属シリサイド膜が形成され、ロジック回路部の第２のトランジスタは、ソース、ドレイン拡散層及びゲート電極の表面に金属シリサイド膜が形成される。 - 特許庁

Combination of magnitude of a relieving region defined as a range in which replacement of defective elements are permitted by one redundant element in a memory cell array and the number of redundant elements used for replacing a defective element in one relieving region is set by only connection change of wirings.例文帳に追加

メモリセルアレイのなかで一つの冗長エレメントにより不良エレメント置換が許容される範囲として定義される救済領域の大きさと、その一つの救済領域内の不良エレメント置換に供される冗長エレメントの数との組み合わせが、配線の接続変更のみにより設定される。 - 特許庁

The device (100) generates a reference signal which can be used for deciding a resistance state of each memory cell in an array independently of fluctuation of a resistance value caused by the other factors such as errors in manufacturing, temperature gradient, electromagnetic interference, and secular change.例文帳に追加

該デバイス(100)は、製造誤差やアレイ全体にわたる温度勾配、電磁干渉、及び経時変化といった他の因子に起因する抵抗値の変動にもかかわらず、アレイ中の各メモリセルの抵抗状態を決定するために使用することが可能な基準信号を生成する。 - 特許庁

The Pockels cell is used to correct polarization of the radiation beam, and the array of individually controllable reflective elements is used to give a pupil plane distribution to the radiation beam, and a patterning device is used to give a pattern to the radiation beam, and a projection system is used to project the radiation beam having had the pattern given thereto, to the substrate.例文帳に追加

ポッケルスセルを使用して放射ビームの偏光を修正し、個別的に制御可能な素子のアレイを使用して放射ビームに瞳面分布を与え、パターニングデバイスを使用して放射ビームにパターンを付与し、投影系を使用して、パターンが付与された放射ビームを基板に投影する。 - 特許庁

A non-volatile memory 10 is constituted of plural flip-flop connected to each other end of each bit line other than a first register 11 consisting of plural flip-flop connected to each one end of each bit line 2 of a memory cell array 1, and is provided with a second register 12 for testing the discontinuity of each bit line 2.例文帳に追加

不揮発性メモリ１０は、メモリセル・アレイ１の各ビット線２の各一端と接続される複数のフリップ・フロップからなる第１レジスタ１１の他に、各ビット線２の各他端と接続される複数のフリップ・フロップからなり、各ビット線２の断線検査用の第２レジスタ１２を備えている。 - 特許庁

This semiconductor memory device is constructed in such a manner that a memory cell array formed by arraying a plurality of memory cells is divided into a plurality of groups 1a and 1b along at least one of a bit line direction and a word line direction, and individual source lines SL (a) and SL (b) are commonly connected for each group.例文帳に追加

半導体記憶装置において、複数のメモリセルを配列して成るメモリセルアレイは、ビットライン方向、またはワードライン方向の少なくとも一方に沿って複数のグループ１ａ、１ｂに分割されており、各グループ毎に個別のソースラインＳＬ（ａ）、ＳＬ（ｂ）が共通接続されている。 - 特許庁

The memory is provided with bit lines BL0 to BL7, word lines WL0 to WL7 which are arranged to cross the bit lines BL0 to BL7 and a memory cell array 1 which is connected between the bit lines BL0 to BL7 and the word lines WL0 to WL7 and includes memory cells that hold data "1" or data "0".例文帳に追加

このメモリは、ビット線ＢＬ０〜ＢＬ７と、ビット線ＢＬ０〜ＢＬ７と交差するように配置されたワード線ＷＬ０〜ＷＬ７と、ビット線ＢＬ０〜ＢＬ７とワード線ＷＬ０〜ＷＬ７との間に接続され、データ「１」またはデータ「０」を保持するメモリセルとを含むメモリセルアレイ１を備えている。 - 特許庁

To provide a semiconductor memory device in which a chip size is reduced by making a bit line fine or in which a sense amplifier and a memory cell array with an enhanced operating speed, by lowering a threshold voltage can be operated satisfactorily at a voltage which is lower than an external power-supply voltage.例文帳に追加

ビット線の細線化によってチップサイズが縮小され、或いは、しきい値電圧の低下によって作動速度が向上したセンスアンプやメモリセルアレイを、外部電源電圧よりも低い電圧で良好に作動させることができる半導体記憶装置を提供する。 - 特許庁

An output section 7 of a current output type source driver of an organic EL display device 1 includes a reference current source 11, an output control circuit 12, a transistor cell array section 13, a switch SW1 to SW13, a Miller transistor NTK for distribution, and a output terminal OUT.例文帳に追加

有機ＥＬ表示装置１の電流出力型ソースドライバの出力部７には、基準電流源１１、出力コントロール回路１２、トランジスタセルアレイ部１３、スイッチＳＷ１乃至ＳＷ３１、分配用ミラートランジスタＮＴＫ、及び出力端子ＯＵＴが設けられている。 - 特許庁

A path setting circuit (122) changing over a data transfer path according to the effective transfer data bit width is provided between a data bus (96) and an orthogonal memory cell array (110), and a writing area is set by read/write circuits (113a-113d) according to the bit width of the data transferred through the bus.例文帳に追加

データバス（９６）を直交メモリセルアレイ（１１０）の間に、有効転送データビット幅に応じてデータ転送経路を切換える経路設定回路（１２２）を設け、バスを転送されるデータのビット幅に応じて書込領域をリード／ライト回路（１１３ａ−１１３ｄ）により設定する。 - 特許庁

A memory cell array of the non-volatile semiconductor memory comprises memory cells 1 arranged in two-dimensional matrices, a plurality of memory word lines 2 which are arranged in rows and are connected to the gates of the memory cells 1, main bit lines 6 arranged in columns, and sub-bit lines 3, and source lines 11.例文帳に追加

不揮発性半導体記憶装置のメモリセルアレイは、２次元の行列状に配置されたメモリセル１と、行方向に配置され、メモリセル１のゲートに接続された複数のメモリワード線２と、列方向に配置された主ビット線６，副ビット線３及びソース線１１とを備える。 - 特許庁

An erase voltage Vers (-8 V) is applied to a dummy main bit line DMBL0 of a dummy cell array region 20 via an erase voltage supply transistor 2, and a negative voltage (-8 V) is applied to the drains of dummy cells DCELL0, DCELL0,... and sources of dummy cells DCELL1, DCELL1,... in the BLOCKn through the dummy sub-bit line DSBL.例文帳に追加

ダミーセルアレイ領域２０のダミーメインビット線ＤＭＢＬ０に消去電圧供給トランジスタ２を介して消去電圧Ｖｅｒｓ（−８Ｖ）を印加して、ダミーサブビット線ＤＳＢＬを通じてＢＬＯＣＫｎ内のダミーセルＤＣＥＬＬ０，ＤＣＥＬＬ０・・・のドレイン及びダミーセルＤＣＥＬＬ１，ＤＣＥＬＬ１・・・のソースに負電圧（−８Ｖ）を印加する。 - 特許庁