「basic clock」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

A delay-stage detecting circuit 14 detects the number of delay stages of a buffer, through which the output signal of a digital variable delay line 12 is delayed one cycle behind a basic clock CLKref, from the phase detection result of a phase detector 13.例文帳に追加

遅延段検出回路１４は、位相検出部１３の位相検出結果から、デジタル可変遅延ライン１２の出力信号が基本クロックＣＬＫｒｅｆから１周期遅延するバッファの遅延段数を検出する。 - 特許庁

To provide a test mode setting circuit of MCU, which does not separately have a test pin, in which a test mode is set through the use of only the reset pin or the clock pin of the basic constitution element of MCU to be applied to MCU with the small number of pins.例文帳に追加

テストピンを別途に備えず、ＭＣＵの基本構成要素のリセットピン又はクロックピンのみを用いてテストモードを設定して、ピン数の少ないＭＣＵにも適用し得るＭＣＵのテストモード設定回路を提供すること。 - 特許庁

To reduce the development costs of a clock generation circuit CG and a synchronous DRAM or the like for mounting it and to shorten the development period by realizing the clock generation circuit CG whose basic constituting element is a DLL(delay locked loop) circuit provided with sufficiently high frequency accuracy and a sufficiently short lock-in cycle and provided with a wide movable frequency band.例文帳に追加

ＤＬＬ回路を基本構成要素とし、充分に高い周波数精度と充分に短いロックインサイクルとを有し、かつ広帯域の可動周波数帯域を有するクロック発生回路ＣＧを実現して、クロック発生回路ＣＧ及びこれを搭載するシンクロナスＤＲＡＭ等の開発費用を削減し、その開発期間を短縮する。 - 特許庁

The image forming apparatus detects a phase difference between the BD signal and the basic clock, deriving the cycle of the BD signal by using the detected phase difference, and controls the operation of a deflector so as to eliminate the phase difference and cycle shifting.例文帳に追加

本画像形成装置は、ＢＤ信号と基本クロックとの位相差を検出するとともに、検出された位相差を用いてＢＤ信号の周期を導出し、位相差及び周期ずれを解消するように偏向器の動作を制御する。 - 特許庁

Then, a read data (DQ) signal is latched with a time difference less than the half period from the center of a time point when time corresponding to n periods of the basic clock has passed from a rise edge or a fall edge of the data strobe signal (DQS).例文帳に追加

そして、データストローブ信号（ＤＱＳ）の立ち上がりエッジ又は立ち下がりエッジから基本クロックのｎ周期分に対応する時間が経過した時点を中心として、半周期分未満の時間差で読み出しデータ（ＤＱ）の信号がラッチする。 - 特許庁

To provide an image forming apparatus capable of achieving the highly accurate operation of a deflector by detecting a phase difference between a BD (Beam Detect) signal and a basic clock and accurately detecting the cycle shifting of the BD signal without needing any expensive structure.例文帳に追加

本発明は、高価な構成を必要とすることなく、ＢＤ信号と基本クロックの位相差を検出するとともに、ＢＤ信号の周期ずれを精度良く検出することにより、より精度の高い偏向器の動作を実現する画像形成装置を提供する。 - 特許庁

A pulse judging section 3 integrates the calculated weights for every basic clock, outputs one pulse whenever the integrated value reaches a pulse outputting unit, and similarly starts the integration for the next pulse output by subtracting the pulse output unit from the integrated value.例文帳に追加

パルス判定部３は、算出された重みを、基本クロック毎に積算して、この積算値がパルス出力単位に達する毎にパルス１個を出力し、この積算値からパルス出力単位を減算して、次のパルス出力のための積算を同様に開始する。 - 特許庁

And data is converted to serial data by parallel-serial conversion circuits P-Se and P-So and successively outputted synchronizing with rise and fall of a basic clock CLK by a multiplexer MUX, and applied to a NMOS transistor NTR of an open drain output circuit.例文帳に追加

そして、パラレル−シリアル変換回路Ｐ−Ｓｅ及びＰ−Ｓｏでシリアルデータに変換してマルチプレクサＭＵＸで基本クロックＣＬＫの立上りと立下りに同期して順次出力し、オープンドレイン出力回路のＮＭＯＳトランジスタＮＴＲに印加する。 - 特許庁

To prevent the basic wave or higher harmonic of a clock used in the information processing means of an information processor with radio function from entering a radio frequency band used by a radio communication means, from interfering with the radio communication means as electromagnetic wave noise and from disabling radio communication.例文帳に追加

無線機能付き情報処理装置の情報処理手段で使用するクロックの基本波または高調波が、無線通信手段で使用する無線周波数帯へ入り、電磁波ノイズとして干渉し、無線通信をできなくする問題を生じさせている。 - 特許庁

A phase comparator 353 calculates as basic information the number of stages p of a unit cell in a delay cell 348, which is necessary for delaying a reference clock signal REF_CLK 1 by one cycle without a selector 351 and a delay part q of a selector 351 converted into the number of stages of the unit cell.例文帳に追加

位相比較器３５３で、セレクタ３５１なしに基準クロック信号ＲＥＦ＿ＣＬＫ１を１周期遅延させるのに必要な遅延セル３４８内のユニットセルの段数ｐと、ユニットセルの段数に換算したセレクタ３５１の遅延分ｑとを、基本情報として算出する。 - 特許庁

When one phase video signal synchronized with a basic clock CLK1 is inputted to a video signal line 73 and a video signal of a positive polarity is written in the pixel of a nth block, a scanning line 34 is selected by a polarity selecting circuit 65 controlled by a polarity signal POLU with timing corresponding to nth block.例文帳に追加

基本クロックCLK1に同期した１相ビデオ信号をビデオ信号線73に入力して第ｎブロックの画素に正極性のビデオ信号を書き込む場合、第ｎブロック目に相当するタイミングで極性信号POLUで制御された極性選択回路65で、走査線34を選択する。 - 特許庁

In another embodiment, a VCO primarily affiliated with the communication device serves as a basic reference frequency source for the navigation satellite receiver, and subsequent locking onto the satellite transmissions again allows highly accurate frequency synthesis and clock generation for the communication device.例文帳に追加

もう一つの実施例において、主として通信装置と関連しているＶＣＯは航法衛星受信機の基本的リファレンス用周波数源の役割を果たし、再び衛星送信に後続ロックすることにより通信装置のための精度の高い周波数合成及びクロック生成が可能になる。 - 特許庁

A system controller 14 includes a decoder 16 for decoding the instruction fetched by the basic instruction processor 11, so as to control a power source control part 51, a clock signal generating part 52, a program counter 53, and a condition flag 54 for the exclusive instruction processor 12 based on the output of the decoder 16.例文帳に追加

システムコントローラ１４は、基本命令プロセッサ１１がフェッチした命令をデコードするデコーダ１６を備え、デコーダ１６の出力に基づいて専用命令プロセッサ１２のための電源制御部５１、クロック信号生成部５２、プログラムカウンタ５３、及び条件フラグ５４を制御する。 - 特許庁

In an independent medium interface part 12, this signal is received and a signal, in which the pulse width of a highest receiving frequency to be estimated in fluctuation of the duty ratio caused by the transmission line becomes 2^n-fold of a basic clock (n; natural number, n≥3), is transmitted corresponding to the local information.例文帳に追加

メディア独立インタフェース部１２は、この信号を受けて、伝送路によりデューティ比が変動した場合に推定される受信周波数の最も高い周波数のパルス幅が基本クロックの２のｎ乗（ｎ；自然数、ｎ≧３）倍になる信号をローカル情報に対応させて送信する。 - 特許庁

Since, while at least one false is contained in output bits of a counter 1 for counting the number of basic clock signals between outputs of an encoder, the output of a NAND circuit 4 is false and the results are looped back to an AND circuit 5, the counter 1 is incremented.例文帳に追加

エンコーダ出力間における基本クロック信号数をカウントするカウンタ１の出力ビットのうち、少なくとも１つの偽が含まれている間は、否定積回路４の出力は真となり、クロック信号とともに論理積回路５にループバックされるため、カウンタ１はインクリメントされていく。 - 特許庁

This ultrasonic motor control circuit includes a direct digital synthesizer 110 to control the operation of an ultrasonic motor 100 by applying a driving signal to the motor, so that a basic waveform fd0 of frequency which operates in response to a clock signal fc and changes according to control data df given with a figure is outputted.例文帳に追加

超音波モータ制御回路は、超音波モータ１００に駆動信号を印加してその動作を制御する為、ダイレクト・デジタル・シンセサイザ１１０を備えており、クロック信号ｆｃに応じて動作し数値で与えられる制御データｄｆに従って変化する周波数の基本波形ｆｄ０を出力する。 - 特許庁

A basic clock, an input horizontal synchronizing signal and gate pulses A and B from gate pulse generating circuit A2 and B3 are respectively inputted to synchronism discriminating circuits A4 and B5, it is checked whether the horizontal synchronizing signal exists in the term of the gate pulse A or B, and the result is outputted to a horizontal frequency discriminating circuit 6.例文帳に追加

同期判定回路Ａ４，Ｂ５には、それぞれ基本クロック，入力水平同期信号，ゲートパルス発生回路Ａ２，Ｂ３からのゲートパルスＡ，Ｂが入力され、ゲートパルスＡ又はＢ期間内に水平同期信号が存在するかどうかをチェックし、その結果を水平周波数判別回路６に出力する。 - 特許庁

This image forming apparatus comprises a polygon motor, a drum motor and a control part; the control part generates clocks for at least two motors by dividing a single basic clock subjected to frequency modulation; and the at least two motors are rotatively controlled by the clocks for the motors at a speed commensurate with the clocks for the motors, which are supplied to the motors, respectively.例文帳に追加

ポリゴンモータとドラムモータと制御部とを有して構成され、制御部が、周波数変調された単一の基本クロックを分周して少なくとも二つのモータ用クロックを生成し、モータ用クロックにより少なくとも二つのモータが夫々に供給されるモータ用クロックに比例した速度で回転制御される。 - 特許庁

This electronic camera performs AD conversion of an analog signal to be outputted from a CCD image sensor 14 by an A/D converter in an AFE18 and performs DMA transfer of the AD converted digital signal to a RAM22 via a line memory LM1 or LM2 in a signal processing processor 20 based on a basic operation clock.例文帳に追加

この電子カメラは、ＣＣＤイメージセンサ１４から出力されるアナログ信号をＡＦＥ１８内のＡ／Ｄ変換器でＡＤ変換するとともに、このＡＤ変換されたデジタル信号を、基本動作クロックに基づいて信号処理プロセッサ２０内のラインメモリＬＭ１又はＬＭ２を介してＲＡＭ２２にＤＭＡ転送する。 - 特許庁

Specifically, for example, in order to detect the phase difference, the image forming apparatus inputs the BD signal to a plurality of serially connected delay circuits, stores the value of the basic clock by the timing of the BD signal output from each delay circuit, and detects the phase difference by using the stored data.例文帳に追加

具体的に、本画像形成装置は、例えば、当該位相差を検出するために、直列に接続された複数の遅延回路に対してＢＤ信号を入力し、各遅延回路から出力されるＢＤ信号のタイミングで基本クロックの値を記憶し、記憶されたデータを用いて当該位相差を検出する。 - 特許庁

To provide a demodulation circuit and an information reproducing device capable of improving information reading efficiency regarding a demodulation circuit and an information reproducing device for measuring the pulse width of a reproducing signal based on a basic clock, and identifying a predetermined pulse width based on the result of the measurement to execute decoding.例文帳に追加

基本クロックに基づいて再生信号のパルス幅を測定し、測定結果に基づいて所定のパルス幅を識別して、デコードを行う復調回路及び情報再生装置に関し、情報の読み取り能力を向上できる復調回路及び情報再生装置を提供することを目的とする。 - 特許庁

An IC tag 20 is provided with a random number generation circuit 26 for generating a basic clock signal CL for a logic control circuit 25; a transmission means for repeatedly transmitting an initial signal to a reader/writer in every random interval time according to the establishment of a power supply voltage Vd; and a reception means for receiving a command including the ID information from the reader/writer.例文帳に追加

ＩＣタグ２０は、論理制御回路２５用の基本クロック信号ＣＬを発生する乱数発生回路２６と、電源電圧Ｖd の確立により初期信号をランダムなインタバル時間ごとにリーダライタに繰返し送信する送信手段と、リーダライタからのＩＤ情報を含むコマンドを受信する受信手段とを備える。 - 特許庁

A bitmap image is developed in an image storing section 10 by a CPU (not shown in the figure) and the developed bitmap image is transferred to a parallel-serial converter circuit 40 by a video DMA circuit 30 and is then converted to serial image data by an image basic clock generated by a PLL CLK Generator 30.例文帳に追加

図示されないＣＰＵ等により、画像格納部１０にビットマップイメージを展開し、展開されたビットマップイメージはＶｉｄｅｏＤＭＡ回路３０により、Ｐａｒａｌｌｅｌ−Ｓｅｒｉａｌ変換回路４０に転送され、ＰＬＬ ＣＬＫ Ｇｅｎｅｒａｔｏｒ２０によって生成された画像基本クロックにより、Ｓｅｒｉａｌ画像データに変換される。 - 特許庁

To provide a pulse width modulation signal generation device and an image forming device with the same, that reduce image mackles by synchronizing the start of image data writing with a main scan synchronization signal by a delay circuit having a prescribed number of delay stages and outputting an image signal faithful to the density of the image data by correcting the number of delay stages per basic clock varying in accordance with an operation environment.例文帳に追加

所定の遅延段数を有する遅延回路で、画像データの書き込み開始を主走査同期信号に同期させることによって、画像ぶれを低減させるとともに、動作環境によって変動する基本クロックごとの遅延段数に対して補正を施して、画像データの濃度に忠実な画像信号の出力を行うパルス幅変調信号生成装置及びそれを備えた画像形成装置を提供する。 - 特許庁

Regarding the review of the postal businesses, as I told you the other day, we intend to draw up a bill to suspend the sale of shares and assets before the start of the extraordinary Diet session, and, if possible, we hope to enact a basic law, too. However, as the period of the session is very short, we must race against the clock if we are to enact the latter. Therefore, it is not clear whether we can fix the details of the basic law in the short period of time, so it may be better to listen to more opinions from various people. The Prime Minister also offered me a good idea (about business of the Japan Post) when I met him yesterday. As I told you over and over again, I have no intention of restoring the postal businesses, which have been broken up by Mr. Koizumi (former Prime Minister), to their status before the breakup 例文帳に追加

それと、ここは郵政見直しの方についても、この間も申し上げましたように、この臨時国会が始まる前に、きっちりと凍結法案、これは株と資産の凍結法案提出、できれば基本法をつくりたいと思っておりますが、会期が非常に短いものですから、基本法が上げられるかどうか、ちょっと時間との勝負みたいなところがありますので、基本法の中身まできちんと固めていけるか、非常に期間が短いですから、むしろもっといろいろな方の意見も聞いて、昨日だったか、総理にお会いした時も、総理もなかなかよいアイデア、意見も持っておられましたし、何度も言うように、純ちゃん（小泉純一郎元総理）がぐちゃぐちゃにしてしまった郵政事業を、その前の姿に戻すという気は、私にはありません - 金融庁