「buffer element」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

The buffer element 40 makes different a first threshold for switching the control signal from high level to low level and a second threshold for switching the control signal from low level to high level.例文帳に追加

ここで、バッファ素子４０は、制御信号をハイレベルからローレベルへ切り替える第１閾値と、制御信号をローレベルからハイレベルへ切り替える第２閾値と、を異ならせる。 - 特許庁

In this electroluminescence element, a layered structure is employed for an upper electrode 40 including a first upper conductive layer 42 formed through evaporation, a buffer layer 46, and a second upper conductive layer 44 formed through sputtering.例文帳に追加

上部電極４０を蒸着による上部第１導電層４２、バッファ層４６、スパッタリングによる上部第２導電層４４との積層構造とする。 - 特許庁

With the apparatus and method, in response to receiving a storage transaction request, a queue element is created in a command queue specifying an untranslated buffer address.例文帳に追加

この装置および方法により、記憶トランザクション要求を受信したことに応答して、未変換バッファ・アドレスを指定するキュー・エレメントがコマンド・キュー内に作成される。 - 特許庁

A buffer member 33 whose thickness is varied according to an operating temperature is disposed between a high temperature-side end surface 25b of the thermoelectric element 25 and the high temperature-side electrode 23.例文帳に追加

熱電素子２５の高温側端面２５ｂと高温側電極２３との間には、作用温度により厚みが変化する緩衝部材３３が配置されている。 - 特許庁

This drive/protective device includes a buffer circuit 2 for controlling the switching operation of a switch element Q1 by applying the power from a gate power supply line 3 to the gate terminal G of the switch element Q1 based on a drive pulse signal Sdp.例文帳に追加

駆動・保護装置は、ゲート電源供給線３からの電力を駆動パルス信号Ｓｄｐに基づいてスイッチ素子Ｑ１のゲート端子Ｇに印加して、スイッチ素子Ｑ１のスイッチング動作を制御するバッファ回路２を備える。 - 特許庁

The error diffusion processing part 630 also stores the quantization error of the noticed picture element in accordance with the position of the noticed picture element in an error buffer 670 for referring to the quantization error in the error diffusion processing of an unprocessed area processed after processing of the current processing area.例文帳に追加

また、現在の処理領域の処理後に処理する未処理領域の誤差拡散処理において量子化誤差を参照するために、注目画素の位置に応じて注目画素の量子化誤差を誤差バッファ670に格納する。 - 特許庁

In this flash memory element, a drain junction power supply terminal line and the ground terminal line are connected with connection terminals which are not contiguous to each other at the joint of the internal circuit of the flash memory element and an SDA input buffer.例文帳に追加

本発明に係るフラッシュメモリ素子は、フラッシュメモリ素子の内部回路とＳＤＡ入力バッファとの接続部において、ドレイン接合電源端子ラインと接地端子ラインとが互いに隣接しない接続端子に接続される。 - 特許庁

The magnetic tunnel junction element is formed on a buffer layer 30 so that the position of the bottom surface 42L of the tunnel barrier layer 42 can be formed higher than that of the top surface 60U of the TaO layer 60 of the element side wall conductive film.例文帳に追加

素子側壁導電性膜であるＴａＯ層６０の上面６０Ｕよりも、トンネルバリア層４２の下面４２Ｌの位置のほうが高く形成できるように、バッファ層３０上に磁気トンネル接合素子を形成する。 - 特許庁

The first lens group 110 includes a first lens element 111, a first buffer layer 112, a first transparent body 113, and a second lens element 114, which are arranged in order from the object side OBJS toward the image surface 140 side.例文帳に追加

第１レンズ群１１０は、物体側ＯＢＪＳから像面１４０側に向かって順番に配置された、第１レンズエレメント１１１と、第１バッファ層１１２、第１透明体１１３と、第２レンズエレメント１１４と、を含む。 - 特許庁

To provide a semiconductor element having improved flatness and crystallinity of a functional laminate by effectively transferring improved crystallinity and flatness of a buffer to the functional layer, and to provide a method for manufacturing the semiconductor element.例文帳に追加

バッファで改善された結晶性および平坦性を有効に機能積層体に引き継がせることにより、機能積層体の平坦性および結晶性を向上させた半導体素子をその製造方法とともに提供する。 - 特許庁

In this surge absorber sealing a surge absorbing element 3 in a glass tube 5 by slag leads 6A, 6B, an electrical conductive buffer member 10 made of high melting point metal is provided between an end part of the surge absorbing element 3 and the slag lead 6B.例文帳に追加

ガラス管５内にサージ吸収素子３をスラグリード６Ａ，６Ｂで封入したサージアブソーバにおいて、サージ吸収素子３の端部とスラグリード６Ｂとの間に高融点金属製の導電性緩衝部材１０を介在させる。 - 特許庁

To provide a light emitting element chip reducing the number of current buffer circuits with large current driving capacity and supplying an enabling signal with a small current by providing an enabling signal terminal in a light emitting element head.例文帳に追加

発光素子ヘッドにおいて、許可信号端子を設けることにより、電流駆動能力が大きな電流バッファ回路の数を削減するとともに、許可信号を少ない電流で供給しうる発光素子チップを提供する。 - 特許庁

In disposing the buffer sealant 6, a putting process is done for putting ceramic slurry, which contains at least ceramic powder and a binder, between the sensor element 2 and the insulator 3 on the end side of an element insertion hole 30, and a baking process for forming the buffer sealant 6 by baking the ceramic slurry.例文帳に追加

緩衝封止材６を配設するに当たっては、少なくともセラミック粉末とバインダとを含有してなるセラミックスラリーを素子挿通孔３０の先端側におけるガスセンサ素子２と絶縁碍子３との間に充填する充填工程と、セラミックスラリーを焼成することにより緩衝封止材６を形成する焼成工程とを行う。 - 特許庁

The arrangement includes a first stopper 35 furnished with a buffer element 31 and a stop element 32 supported at the bottom surface 15 of the piston stop device 35, interlocking with the stop element 32 and coupled firmly to the stop element 32, and an inertial body 33 supported in guidance slidably parallel with the longitudinal direction of the piston 20 in the space relative to a second stopper 36.例文帳に追加

ピストン停止装置３０の底面１５に支持した緩衝素子３１および停止素子３２を設け、停止素子３２と連係動作し、停止素子３２にしっかり連結した第１ストッパ３５と第２ストッパ３６との間で打ち込みピストン２０の長手方向に平行な方向に摺動可能に案内した慣性体３３を設ける。 - 特許庁

An output terminal of a first buffer circuit (101, 102, 105 and 106) is connected to respective gate terminals of a first PMOS transistor P1 and a first NMOS transistor N1, and an input terminal of the first buffer circuit (101, 102, 105 and 106) is connected to one end of an inductance element L1.例文帳に追加

第１ＰＭＯＳトランジスタＰ１および第１ＮＭＯＳトランジスタＮ１の各ゲート端子に第１バッファ回路（１０１，１０２，１０５，１０６）の出力端子を接続し、第１バッファ回路（１０１，１０２，１０５，１０６）の入力端子をインダクタンス素子Ｌ１の他端に接続する。 - 特許庁

A display element 10 of the EL display device is provided with a buffer layer 14, a luminescence layer 16, a buffer layer 18, an insulating body layer 20 and a transparent electrode 22 laminated sequentially on a base plate 12 having high dielectric property, as well as metal electrodes 24 on a back surface of the base plate 12.例文帳に追加

ＥＬ表示装置の表示素子１０は、高い誘電性を有する基板１２の上にバッファ層１４、発光層１６、バッファ層１８、絶縁体層２０および透明電極２２が順次積層して設けられるとともに、基板１２の裏面に金属電極２４が設けられる。 - 特許庁

The photodetecting element comprises an SiGe graded buffer layer 2 of an n-conductivity disposed on an Si layer 1, an i-SiGe layer 3 which is an intrinsic semiconductor absorbing light disposed on the SiGe graded buffer layer, and an SiGe layer 4 of a p-conductivity disposed on the i-SiGe layer.例文帳に追加

Ｓｉ層１上に位置するｎ導電型のＳｉＧｅグレーデッドバッファ層２と、ＳｉＧｅグレーデッドバッファ層上に位置し、光吸収を行なう真性半導体であるｉ-ＳｉＧｅ層３と、そのｉ-ＳｉＧｅ層上に位置するｐ導電型のＳｉＧｅ層４とを備える。 - 特許庁

Therefore, the relationship of the thickness of the buffer layer 30, the position of the bottom surface 42L of the tunnel barrier layer and the position of the top surface 60U of the TaO layer 60 formed around the magnetic tunnel junction element is previously calculated, and the film formation thickness of the buffer layer 30 is determined based on the relationship.例文帳に追加

そのために、バッファ層３０の膜厚と、トンネルバリア層下面位置４２Ｌと、磁気トンネル接合素子周辺に形成されたＴａＯ層６０の上面６０Ｕと、の関係をあらかじめ求めておき、当該関係に基づき、バッファ層３０の成膜膜厚を決定する。 - 特許庁

The memory element comprises a lower electrode, an n+ interface layer formed on the lower electrode, a buffer layer formed on the n+ interface layer, an oxide layer which has a variable resistance characteristics and is formed on the buffer layer, and an upper electrode formed on the oxide layer.例文帳に追加

下部電極と、下部電極上に形成されたｎ＋界面層と、ｎ＋界面層上に形成されたバッファ層と、バッファ層上に形成されて可変抵抗特性を有する酸化物層と、酸化物層上に形成された上部電極とを備えるメモリ素子である。 - 特許庁

An information processor is provided, which has a prefetch buffer (103) for fetching an instruction with a width more than twice the instruction length and for storing the prefetched instruction; a decoder (105) for decoding the instruction stored in the prefetch buffer; and a computing element (107) for executing a decoded instruction.例文帳に追加

命令長の２倍以上の幅で命令を取り込み、プリフェッチした命令を蓄えておくプリフェッチバッファ（１０３）と、プリフェッチバッファに蓄えられた命令をデコードするためのデコーダ（１０５）と、デコードされた命令を実行するための演算器（１０７）とを有する情報処理装置が提供される。 - 特許庁

To manufacture a wafer for a group III nitride semiconductor light emitting element by forming a buffer layer composed of a BP base material tightly adhered with an Si single crystal substrate provided with a composed of a {100} plane on the substrate and forming a group III nitride semiconductor layer on the buffer layer further.例文帳に追加

｛１００｝面からなる表面を有するＳｉ単結晶基板上に、該基板との密着したＢＰ系材料からなる緩衝層を形成し、さらに該緩衝層上にＩＩＩ族窒化合物半導体層を形成してＩＩＩ族窒化物半導体発光素子用ウェハを製造する。 - 特許庁

The semiconductor element comprises a substrate, composed of a material having a lattice constant highly compatible with that of zinc oxide, a zinc oxide buffer layer deposited on the substrate and added with annealed zinc oxide or magnesium oxide, and a zinc oxide thin film layer deposited on the buffer layer.例文帳に追加

酸化亜鉛の格子定数と整合性が高い格子定数を持つ材料から成る基板と、前記基板上に堆積され、アニールされた酸化亜鉛又は酸化マグネシウムを添加した酸化亜鉛薄膜バッファ層と、前記バッファ層上に堆積された酸化亜鉛薄膜層とを具える。 - 特許庁

To provide a nitride semiconductor element, in which a superlattice strain buffer layer using an AlGaN layer having a low Al content or a GaN layer is formed with good flatness and a nitride semiconductor layer having good flatness and crystallinity is formed on the superlattice strain buffer layer.例文帳に追加

Ａｌ含有率が低いＡｌＧａＮ層やＧａＮ層を用いた超格子歪緩衝層を平坦性良く形成すると共に、該超格子歪緩衝層上に平坦性および結晶性が良好な窒化物半導体層を形成した窒化物半導体素子を提供する。 - 特許庁

The TMR element contains a laminate structure composed of at least a pin layer 2, a barrier layer 3, a metal oxide buffer layer 4, and a free layer 5, and basically the buffer layer 4 has a substrate which is composed of a material which is easy to oxidize, as compared with a material constituting the free layer 5.例文帳に追加

少なくともピン層２／バリア層３／金属酸化物バッファ層４／フリー層５からなる積層構成を含むＴＭＲ素子であって、バッファ層４がフリー層５を構成する材料に比較して酸化され易い材料を基材としたものであることが基本になっている。 - 特許庁

An output terminal of a second buffer circuit (103, 104, 107 and 108) is connected to respective gate terminals of a second PMOS transistor P2 and a second NMOS transistor N2, and an input terminal of the second buffer circuit (103, 104, 107 and 108) is connected to the end of the inductance element L1.例文帳に追加

第２ＰＭＯＳトランジスタＰ２および第２ＮＭＯＳトランジスタＮ２の各ゲート端子に第２バッファ回路（１０３，１０４，１０７，１０８）の出力端子を接続し、第２バッファ回路（１０３，１０４，１０７，１０８）の入力端子をインダクタンス素子Ｌ１の一端に接続する。 - 特許庁

The semiconductor layer (buffer layer) 9 has a gate impurity region 12, which contains an added impurity of conductivity which is opposite to that of the channel in its contacting part with the gate electrode 1, and the percentage composition of the Al element of the compound constituting the buffer layer 9 is changed halfway in the thickness direction.例文帳に追加

半導体層（バッファ層９）は、ゲート電極１３に接する部分にチャネルとは逆導電型の不純物が添加されたゲート不純物領域１２を有し、当該バッファ層９を構成する化合物の特定の元素（Ａｌ）の組成比が厚さ方向の途中で変えてある。 - 特許庁

A semiconductor element is equipped with a semiconductor substrate 1, buffer layers 2, which are each formed by laminating a single crystal matching layer 21 and an insulating layer 22, dispersedly formed on the substrate 1, and a single crystal growth layer 3 formed on the buffer layers 2 and the substrate 1.例文帳に追加

半導体基板１と、単結晶からなる整合層２１と絶縁層２２とを積層してなり上記基板１表面上に部分的に形成された緩衝層２と、該緩衝層２及び上記基板１表面に形成された単結晶成長層３とを備える。 - 特許庁

The buffering element is provided between the first amplifier and the second amplifier, holds the bandwidth of an output buffer, increases a gain and returns a part of a buffered signal to the first amplifier to buffer an output signal of the first amplifier.例文帳に追加

バッファリング素子は第１増幅素子と前記第２増幅素子との間に設けられ、出力信号の帯域幅を保持し、利得を増加し、バッファリングされた信号の一部を前記第１増幅素子に戻すことにより、前記第１増幅素子の出力信号をバッファリングする。 - 特許庁

Then, the amplitude of oscillation output appearing between a first buffer amplifier and the second buffer amplifier is detected by an amplitude control circuit and the signal level on the input side of the amplifying element of the oscillation circuit is controlled on the basis of the detected amplitude so that the amplitude of oscillation output reaches a set value.例文帳に追加

そして振幅制御回路により第１のバッファアンプと第２のバッファアンプとの間に現れる発振出力の振幅を検出し、検出した振幅に基づいて発振出力の振幅が設定値になるように当該発振回路の増幅素子の入力側の信号レベルを制御する。 - 特許庁

An LED element 1 is manufactured by: forming a buffer layer 11 on a Ga_2O_3 substrate 10 inside an MOCVD apparatus 2; and thereafter, forming a GaN layer 12a on the buffer layer 11 at a growth temperature of 700°C to 1035°C by bringing the inside of the MOCVD apparatus 2 into nitrogen atmosphere.例文帳に追加

ＬＥＤ素子１を、ＭＯＣＶＤ装置２内でＧａ_２Ｏ_３基板１０上にバッファ層１１を形成し、その後、ＭＯＣＶＤ装置２内を窒素雰囲気とし、７００℃から１０３５℃の成長温度にてバッファ層１１上にＧａＮ層１２ａを形成して製造する。 - 特許庁

The method of manufacturing the semiconductor light emitting element includes a buffer layer forming step of growing the buffer layer formed of the AlGaInN-based material including In on the growth substrate made of ZnO, the growth plane including the nitrogen polar plane; and an active layer forming step of growing the active layer formed of the AlGaInN-based material including In on the buffer layer, the growth plane including the group III polar plane.例文帳に追加

また、ＺｎＯからなる成長基板上に、Ｉｎを含むＡｌＧａＩｎＮ系材料からなり、成長面が窒素極性面を有する緩衝層を成長する緩衝層形成工程と、前記緩衝層上に、Ｉｎを含むＡｌＧａＩｎＮ系材料からなり、成長面がＩＩＩ族極性面を有する活性層を成長する活性層形成工程と、を含む。 - 特許庁

When pressing an accelerator pedal abruptly at the in gear time of 'R', the pressure control valve 63 is changed into a fully open state so as to buffer the oil pressure rise of the hydraulic connecting element C3 by the pressure accumulating action of the accumulator 19.例文帳に追加

「Ｒ」インギア時にアクセル即踏みしたとき、調圧弁６_3を全開状態に切換え、油圧連結要素Ｃ３の油圧の上昇をアキュムレータ１９の蓄圧作用で緩衝する。 - 特許庁

Then, in the battery pack, the projections 23h, 23i, 23j, ... of the substrate holder 23 have lower mechanical strength than the main part and function as a buffer portion for absorbing dimension variations of the element battery 11.例文帳に追加

そして、電池パックでは、基板ホルダ２３における突起２３ｈ，２３ｉ，２３ｊ，・・が、主部よりも機械的強度が低く、素電池１１の寸法バラツキを吸収するための緩衝部として機能する。 - 特許庁

To provide a method and an associated communication apparatus for performing buffer status reporting (BSR) in a user terminal (UE) of a wireless communication system, in order to determine the format of a BSR control element.例文帳に追加

ＢＳＲ（バッファ状態報告）制御要素のフォーマットを決めるための、無線通信システムのＵＥ（ユーザー端末）においてＢＳＲを実行する方法及び関連通信装置を提供する。 - 特許庁

The anti-diffusion region 22 is provided to have a thickness not smaller than a diffusion distance of the P type impurity from the collector region 11 toward the buffer region 12 in an element formation process.例文帳に追加

拡散防止領域２２は、素子形成プロセスにおいてコレクタ領域１１からバッファ領域１２側へＰ型不純物が拡散する距離以上の厚みで設けられている。 - 特許庁

The semiconductor light emitting element 10 comprises a buffer layer 14, an n-type GaN layer 16, an InGaN light emitting layer 18, and a p-type GaN layer 32 formed on a sapphire substrate 12.例文帳に追加

半導体発光素子１０は、サファイア基板１２上に、バッファ層１４と、ｎ型ＧａＮ層１６と、ＩｎＧａＮ発光層１８と、ｐ型ＧａＮ層３２とが積層される。 - 特許庁

This element has a structure comprising a sapphire substrate 100 overlaid with a GaN buffer layer 101, a bonded polarity inverted layer 102, an Al_xGa_1-xN layer 103 and an n-GaN contact layer 104, as a basis.例文帳に追加

サファイア基板１００上に、ＧａＮバッファ層１０１，ボンド極性反転層１０２，Ａｌ_xＧａ_1-xＮ層１０３，ｎ−ＧａＮコンタクト層１０４からなる構造を基礎としている。 - 特許庁

To prevent the film decrease of a bonding pad, and dispense with the formation of a buffer material layer, and enable the reduction in the number of processes, at the time of formation of the bonding pad in a solid-state image pickup element.例文帳に追加

固体撮像素子におけるボンディングパッド部の形成に際し、ボンディングパッド部の膜減りを防止し、バッファ材層の形成を不要にし、工程数の削減を可能にする。 - 特許庁

To provide a display device and its buffer control method capable of reducing the possibility of the frame drop of a display image with a 3D image to be plotted according to a scenario as an element image.例文帳に追加

シナリオに従って描画する３Ｄ画像を要素画像とする表示画像のコマ落ちの可能性を低減できる表示装置およびそのバッファ制御方法を提供する。 - 特許庁

The disk drive system includes a processing element which executes various operations and a hard disk controller having a buffer which provides an interface for the memory device such as a random access memory or the like.例文帳に追加

ディスク駆動システムが種々の動作を実行する処理要素及びランダムアクセスメモリ等のメモリ装置に対するインターフェースを与えるバッファを具備するハードディスク制御器を有している。 - 特許庁

A through hole 12a provided in the buffer layer 12 and the element forming layer 14 is filled with the source electrode 16 so that the electrode is electrically connected to the conductive substrate 11.例文帳に追加

ソース電極１６は、バッファ層１２及び素子形成層１４に設けられた貫通孔１２ａに充填されることにより導電性基板１１と電気的に接続されている。 - 特許庁

To realize a low resistance buffer layer in an electronic device (element for power electronics) for operating an SiC substrate and each nitride semiconductor layer by passing a current through the SiC substrate and the each nitride semiconductor layer.例文帳に追加

電流をＳｉＣ基板および各窒化物半導体層に通過させて動作させる電子デバイス（パワーエレクトロニクス用素子）において、低抵抗なバッファ層を実現すること。 - 特許庁

In a semiconductor device 10, a variable resistance circuit 14 is connected between an outer buffer element 11 which drives an outer load and an electrode pad for signal output 13.例文帳に追加

半導体装置１０の内部において、外部負荷を駆動する出力バッファ素子１１と信号出力用の電極パッド１３との間に可変抵抗回路１４が接続されている。 - 特許庁

To provide an information processor capable of additionally increasing pieces of data stored in a remaining region excluding a frame buffer region of a memory section while displaying an image by an image display element.例文帳に追加

画像表示部によって画像を表示させつつ、記憶部のフレームバッファ領域を除く残余の領域に、より多くのデータを記憶させることができる情報処理装置を提供すること。 - 特許庁

A switching element 1 acting as a pull-up resistance in an on- state is arranged at the input side of a buffer 2 in the input stage of an interface circuit, as shown by a figure (a).例文帳に追加

図（ａ）に示されているように、インタフェース回路の入力段のバッファ２の入力側に、オン状態においてプルアップ抵抗として作用するスイッチング素子１を設けておく。 - 特許庁