「code bits」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

The driving circuits 11 and 20 each include a converting circuit 21 which generates a control code specifying a row electrode and converts it into a K-bit code and pulse generating circuits 221 to 22N and 23 which are connected to row electrodes where combinations of (r) bits selected from the K-bit code irrelevantly to the order are assigned respectively.例文帳に追加

駆動回路１１，２０は、行電極を指定する制御符号を生成しこれをＫビット符号に変換する変換回路２１と、Ｋビット符号から順番に関係なく選択されたｒビットの組み合わせがそれぞれ割り当てられている行電極に接続されたパルス生成回路２２_1 〜２２_N ，２３とを含む。 - 特許庁

For commands for branching according to the state of the bits of data in a memory, an operation field for prescribing an operation is divided into a plurality of portions for achieving by separate words on the basic unit of a command code, and the word is shared with the code of another command that can be used independently or one portion of the code of another command.例文帳に追加

メモリ上のデータのビットの状態に応じた分岐を行なう命令を、動作を規定するオペレーションフィールドを複数に分割し、これを命令コードの基本単位上の別のワードで実現し、かかるワードを、独立して使用可能な別の命令の命令コード、乃至、別の命令の命令コードの一部と共通にする。 - 特許庁

The method includes the steps of constructing a 2n-many entry code in n-many bits with a reflected binary technique, and then selecting the last k-many ordered entries in the first half of the full reflected binary code, followed by the first k-many ordered entries in the second half of the full reflected binary code.例文帳に追加

反射２進技法によって、ｎ個のビットに２^ｎ個の項目コードを作成するステップと、次に、全反射２進コードの最初の半分において最後のｋ個の順序付き項目を選択し、その後、全反射２進コードのもう半分において最初のｋ個の順序付き項目を選択するステップが含まれる。 - 特許庁

To provide an error-correction encoding apparatus, error-correction decoding apparatus, transmission system and error-correction encoding method, capable of encoding and decoding in which an encoding rate is improved by varying the length of parity bits in a RS (Reed-Solomon) code in accordance with the length of information bits in an abbreviated frame.例文帳に追加

短縮フレームの情報ビットの長さに応じてＲＳ符号のパリティビットの長さを変動させることにより符号化率を向上させた符号化、復号を実現できる誤り訂正符号化装置、誤り訂正復号装置、伝送システム及び誤り訂正符号化方法を提供する。 - 特許庁

The probability dependent graph is at least partially characterized by codes used to code blocks each consisting of bits or symbols and the processing node performs a block parallel decoding process for the blocks consisting of bits or symbols to be decoded.例文帳に追加

確率依存グラフは、ビットあるいはシンボルからなるブロックを符号化するために用いられる符号によって少なくとも部分的に特徴づけられ、その処理ノードは、復号化されることになる、ビットあるいはシンボルからなるブロックのためのブロック並列復号化プロセスを実施する。 - 特許庁

When upper (m) bits of the serial register 9 indicates an address take-in code, an address transfer signal and an address take-in signal are made an enable-state, lower M-m bits of the serial register are transferred and taken in test signal output circuits 6-1, 6-2,... 6-N as a test address signal.例文帳に追加

シリアルレジスタ９の上位ｍビットがアドレス取り込みコードを表しているときは、アドレス転送信号及びアドレス取り込み信号をイネーブル状態にし、シリアルレジスタの下位Ｍ−ｍビットをテストアドレス信号としてテスト信号出力回路６−１，６−２，…６−Ｎに転送かつ取り込む。 - 特許庁

At this time, the control circuit 103 compares corresponding bits of a plurality of received frames with each other, and, when the number of bits having the same value is a predetermined number or more, the value is determined to be the value of the bit and creates the time information, thereby improving the determination accuracy of the time code.例文帳に追加

このとき、制御回路１０３は、前記受信した複数フレームの各対応するビットを比較して、値が同一であるビットの数が所定数以上のとき、当該値を当該ビットの値と判別し、時刻情報を生成することにより、タイムコードの判別精度を向上させる。 - 特許庁

In the PLL frequency synthesizer system wherein the operating state of the PLL frequency synthesizers is determined by 3-line serial data, when a plurality of the PLL frequency synthesizers exist in the same system, excessive bits are given to the PLL frequency synthesizers and a self-recognition code is provided in the excess bits.例文帳に追加

３線シリアルデータで動作状態を決定するＰＬＬ周波数シンセサイザシステムにおいて、同一システム上に複数のＰＬＬ周波数シンセサイザが存在した際に、ＰＬＬ周波数シンセサイザに余剰ビットを持たせ、その余剰ビットに自己認識用コードを与える。 - 特許庁

An RLL decoding section 20 is provided with a regular decoder 21 which conducts decoding based on a prescribed relationship that represents the rule of the RLL code and an irregular decoder 22 which conducts decoding without daring the changed bit and the bits before or after the bit in the RLL data as decoded non-object bits.例文帳に追加

ＲＬＬデコード部２０は、ＲＬＬ符号の規約を表す所定の関係に基づいてデコードする正規デコーダ２１と、ＲＬＬデータにおける変化ビットとその前または後のビットをデコード非対象ビットとしてケアしないでデコードする不正規デコーダ２２とを備えている。 - 特許庁

According to the code rule that the encoding device uses, one of four kinds of bit streams that the information data possibly include is converted into a four-bit bit stream wherein two bits at successive bit positions have values of "1" and a four-bit bit stream wherein all bits have values of "0" alternately.例文帳に追加

符号化装置で使用される符号則においては、情報データがとり得る４種類のビット列に関して、いずれか１種類のビット列は、ビット位置が連続する２ビットの各値が“１”を示す４ビットのビット列と、全ビットの値が“０”を示す４ビットのビット列とに交互に変換される。 - 特許庁

As shown in Fig.(a) of a selection figure, identification codes C1, C2, ... showing a bit length b (circled number) thereof are added to the head of read data D1, D2, ... composed of variable-length bits to create unit code data U1, U2, ....例文帳に追加

図(a) のように、可変長ビットからなる実データＤ１，Ｄ２，...の先頭に、そのビット長ｂ（丸数字）を示す識別コードＣ１，Ｃ２，...を付加して単位符号データＵ１，Ｕ２，...を作成する。 - 特許庁

The error correction code block generates at least 2t (t is a natural number) bits for distinguishing the parity data of the user data that is identical to free page data from the free page data.例文帳に追加

このエラー訂正コードブロックは、フリーページデータと同一である使用者データのパリティデータをフリーページデータと区分するための少なくとも２ｔ（ｔは自然数）個のビットを生成する。 - 特許庁

The CPU 290 updates external program information based on each information of the program code, i.e., correlates various bits of information regarding a program main section with the external contents data.例文帳に追加

ＣＰＵ２９０は、番組レコードの各情報に基づく外部番組情報の更新処理、すなわち外部コンテンツデータに番組本編に関する各種情報を関連付ける処理をする。 - 特許庁

For example, the gray code changes by 1 bit in the case of compression but it changes by 2 bits from its original value in the case of tampering, so that it can be recognized as tampering.例文帳に追加

例えば、圧縮処理の場合にはグレイ符号が１ビット変化するのに対して、改ざんの場合には、元の値とは２ビット変化することになるので、改ざんと認識できる。 - 特許庁

The encryption system is configured such that information to be encrypted is format-converted, thereafter an error correction code is generated and part bits of the information after the format conversion are revised to generate encrypted information.例文帳に追加

被暗号情報をフォーマット変換した後、誤り訂正符号を生成し、フォーマット変換後の情報の一部ビットを変更して暗号化情報を作成するように構成される。 - 特許庁

A/D converters 102-1 to 102-N quantize the input signal which is amplified by different amplification factors in an amplifier 101 and generate code bits in every amplification factor.例文帳に追加

増幅器１０１において異なる増幅率で増幅された入力信号をＡ／Ｄ変換器１０２−１〜１０２−Ｎにおいて量子化して増幅率毎の符号ビットを生成する。 - 特許庁

The output part 12b is composed of a three-state output buffer, a bit corresponding to the present part is set to 'L' and the other bits are set into high impedance corresponding to an arbitration code 12c.例文帳に追加

出力部１２ｂは３ステート出力バッファによって構成されており、調停コード１２ｃに応じて自己に該当するビットを“Ｌ”に、その他のビットをハイインピーダンスに設定する。 - 特許庁

To secure a variation so that there is not a position where a pulse does not rise at all while decreasing the number of bits when pulses of a stochastic code book are encoded for lowering bit rate.例文帳に追加

低ビットレート化のために確率的符号帳のパルスを符号化する際のビット数の削減を図りながら、パルスが全く立たない位置が存在しないようにヴァリエーションを確保すること。 - 特許庁

An inputted data bitstream are decoded separately for three bits, and any one of two pre-decoding methods is selected in accordance with characteristics of a code value of the inputted data bitstream.例文帳に追加

入力されるデータビットストリームを３ビットずつ分離してデコーディングし、かつ入力されるデータビットストリームのコード値の特性によって２つのプレデコーディング方法の何れかを選択する。 - 特許庁

An allotting method selector 104 selects a code allotting method for transmitting systematic bits with each eigenvector, if the ratio of a maximum eigenvalue to other eigenvalues is not greater than a threshold.例文帳に追加

割り当て方法選択部１０４は、最大固有値と他の固有値との比率が閾値以下の場合、システマティックビットを各固有ベクトルで送信する符号割り当て方法を選択する。 - 特許庁

To provide a multiplexer that avoids a word alignment device of a serial parallel converter from being malfunctioned by a K28.5 code included in the lower-order 10-bits when multiplexing a plurality of gigabit Ethernet signals.例文帳に追加

複数のギガビットイーサネット信号を多重化する場合に、下位１０ビットに含まれるＫ２８．５符号によって直並列変換器のワードアライメント機構が誤作動してしまうのを回避する。 - 特許庁

METHOD AND APPARATUS FOR CODING MULTIBIT CODE DIGITAL SOUND BY SUBTRACTING ADAPTIVE DITHER, INSERTING BURIED CHANNEL BITS AND FILTERING THE SAME, AND APPARATUS FOR DECODING AND ENCODING FOR THE METHOD例文帳に追加

アダプティブディザを減算し、埋没チャンネルビットを挿入し、フィルタリングすることによりマルチビット符号ディジタル音声を符号化する方法及び装置、及びこの方法のための符号化及び復号化装置 - 特許庁

A video signal Sv transformed into a binary code having the prescribed number of bits by an A/D converter 4 is plurally divided between the most significant bit and the least significant bit in a control part 3.例文帳に追加

Ａ／Ｄコンバータ４で所定のビット数を有するバイナリコードに変換された映像信号Ｓv は、制御部３において最上位ビットと最下位ビットの間で複数に分割される。 - 特許庁

To provide a card, a card reader and a game play device by which mutually different codes are read, not only a code expressed from a plurality of binary bits but a code expressed from a plurality of multiple bits is created and codes constituting large-size data are composed by piling up one card facing front and back or piling up a plurality of same or different kinds of cards.例文帳に追加

１枚のカードを表向き，裏向きおよび同種類または異種類のカードを複数枚重ねることにより、それぞれ異なるコードを読み出すことができるとともに、２値の複数ビットから表現できるコードのみだけでなく、多値の複数ビットから表現できるコードも作成しサイズの大きいデータを構成するコードを合成できるカード，カード読取装置，ゲームプレイ装置を提供する。 - 特許庁

In the channel quality information (CQI) coding method, a first basis sequence for generating sub-codes of 32 bits is created, and a second basis sequence for generating codewords of 20 bits is created using the first basis sequence, with the second basis sequence maximizing the system performance so that five information bits are coded into CQI code using the second basis sequence.例文帳に追加

チャネル品質情報（ＣＱＩ）コーディング方法では、３２ビットのサブコードを発生するための第１基底数列が設けられ、２０ビットのコードワードを発生するための第２基底数列が前記第１基底数列を利用して設けられ、前記第２基底数列は、５個の情報ビットが前記第２基底数列を使用するＣＱＩコードにコーディングされるようにシステム性能を最大化する。 - 特許庁

A synchronizing code detection circuit 41 in a synchronous circuit 4 built in the selective call receiver executes the 1st detecting operation in an initial state, and after detecting a preamble by detecting the repeat of '1' and '0' about 4 bits by intermittent reception, is switched to continuous reception to detect a synchronizing code word(SC) signal.例文帳に追加

フレーム同期がとれるまでは間欠受信により４ビット程度の１，０の繰り返しを検出することによりプリアンブル検出と判断し連続受信に切り換えてＳＣ信号を検出する（第１検出動作）ことでフレーム同期をとる。 - 特許庁

A diffusion multiplexer 104 performs diffusion multiplexing for each block with a relationship of N1>N2, where N1 is code multiplex number of initial transmission block consisting of a part of information bit and parity bit, and N2 is code multiple number of next transmission block consisting of remaining parity bits.例文帳に追加

拡散多重化器１０４は、情報ビットとパリティビットの一部分からなる初回送信ブロックの符号多重数をＮ１、残りのパリティビットからなる次回送信ブロックの符号多重数をＮ２とするとき、Ｎ１＞Ｎ２なる関係で各ブロックの拡散多重を行う。 - 特許庁

Second code bits 14 and 15 of second tracks 11 and 12 adjacent to the position of a first code bit 13 in a direction perpendicular to tracks are set as a '0' or 'non-mark' when the first bit 13 of the first track 10 is a '1' or 'recording mark'.例文帳に追加

第１のトラック１０の第１の符号ビット１３が「１」又は「記録マーク」の時、上記第１の符号ビット１３の位置に対してトラックと直角な方向に隣接する第２のトラック１１及び１２の第２の符号ビット１４及び１５を「０」又は「非マーク」とする。 - 特許庁

An error correction code is generated from data after reference bit insertion to which a known reference bit is inserted into an information bit sequence consisting of a plurality of information bits, and coded data are generated by adding the error correction code to the information bit sequence.例文帳に追加

複数の情報ビットからなる情報ビット系列に既知の参照ビットを挿入した参照ビット挿入後データから誤り訂正符号を生成し、前記情報ビット系列に前記誤り訂正符号を付加することによって符号化データが生成される。 - 特許庁

An error correction coding circuit 1 and an error correction decoding circuit 2 generate an error correction code and perform error correction to data of a 32-bit (the number of unit bits for error correction) unit.例文帳に追加

誤り訂正符号化回路１、および誤り訂正復号化回路２は、３２ビット（誤り訂正の単位ビット数）単位のデータに対して、誤り訂正符号の生成、および誤り訂正を行う。 - 特許庁

To provide a text data display apparatus which can deal with a plurality of character code displays without increasing the number of bits with respect to 8-bit original data and capable of simplifying a processing.例文帳に追加

８ビットの元データに対してビット数を増やすことなく複数の文字コード表示に対応可能となり、処理を単純化することができるテキストデータ表示装置を提供することを目的とする。 - 特許庁

An error detection correction circuit 8 detects an error of three bits or more of the read data on the basis of a comparison result from the ECC code comparison circuit 6 or a comparison result from the count number comparison circuit 7.例文帳に追加

誤り検出訂正回路８は、ＥＣＣコード比較回路６からの比較結果またはカウント数比較回路７からの比較結果に基づいて、読み出しデータの３ビット以上の誤りを検出する。 - 特許庁

In a branch metric calculation section 11, word split circuits 2a-2c split metric data 1-3 from latch circuits 1a-1c into 1-bit code and a metric in (k-1) bits that are respectively least values.例文帳に追加

ブランチメトリック算出部１１において、ラッチ回路１ａ〜１ｃからのメトリックデータ１〜３を、それぞれ最も少ない１ビットの符号及びｋ−１ビットのメトリックに、ワードスプリット回路２ａ〜２ｃで分割する。 - 特許庁

A loop-ending branch may be statically detected, by a compiler by use of a specific type branch instruction or by inserting indicator bits inside an operation code of a loop-ending branch instruction.例文帳に追加

ループ終了分岐は、特定のタイプの分岐命令を用いてコンパイラーによってまたはループ終結分岐命令の操作コード内のインジケータービットを挿入することにより、静的に検出されてもよい。 - 特許庁

Furthermore, the probability of each code of subsequent bits are predicted based on the theoretical probability 25, the actual probability 24, and a result of judgment 28, and a receiving device is controlled by changing AGC, a level of AD conversion, and the like.例文帳に追加

さらにまた、理論的確率２５、実測確率２４、判定結果２８をもとに、次のビット以降の各コードの確率を予測し、ＡＧＣ、ＡＤ変換レベルなどを変化させ、受信装置の制御を行う。 - 特許庁

A code block (CB) memory 12a stores data in total 2 bits comprising 1-bit of significant information of coefficient data by each block divided by a block division section 6a and a 1-bit of encoding object bit plane.例文帳に追加

コードブロック（ＣＢ）メモリ１２ａが、ブロック分割部６ａによって分割されたブロック毎の係数データの有意情報１ビットと符号化対象ビットプレーンの１ビットの計２ビットのデータを格納する。 - 特許庁

The section 12 applies one-bit ADRC processing to pixel data of 3×3 pixels around it including a target pixel, thereby generating an ADRC code of 9 bits as a feature amount of the target pixel.例文帳に追加

クラスコード生成部１２は、注目画素を含むその周囲の３×３画素の画素データを１ビットＡＤＲＣ処理することで、注目画素の特徴量としての９ビットのＡＤＲＣコードを生成する。 - 特許庁

A code template can be composed of bits of commonly used text, or it can be more dynamic, generating a skeleton and then letting you easily tab through it to fill in the variable text. 例文帳に追加

コードテンプレートは、よく使用されるテキストの断片を組み合わせて構成できるほか、より動的にすることで、スケルトンを生成し、そのスケルトン内でタブキーを押して可変テキストを入力することができます。 - NetBeans

A PO arithmetic circuit 171 carries out an arithmetic operation to calculate an outer code parity by sequentially capturing symbols of each column in the case of representing block data of a DVD with symbols each comprising 8 bits.例文帳に追加

ＰＯ演算回路１７１は、ＤＶＤのブロックデータを８ビットからなるシンボルにて行列表記した際の各列のシンボルを順次取り込んで外パリティを算出するための演算を行う。 - 特許庁

Information identifying a table for decoding, which will be used in the next processing, and the number of bits to be segmented from a code word to be used when referring to the table at the next time are recorded in an entry showing the continuation of decoding processing.例文帳に追加

復号処理継続のエントリには次の処理に利用する復号用の表を識別する情報と、次の表の参照時に利用する符号語から切り出すビット数を記録する。 - 特許庁

Additional data 1 and 2 are respectively inputted to right shifters 503 and 501 to be shifted to the right just for bits corresponding to variable length code word lengths respectively inputted from variable length coding tables 504 and 501.例文帳に追加

付加データ１、２は、夫々右シフタ５０３、５０１に入力され、可変長符号化テーブル５０４、５０１から夫々入力される可変長符号語長に対応するビット数分だけ、右にシフトされる。 - 特許庁

When performing collation, an effective bit classifying part 4 classifies the group of dictionaries in the collation dictionary 6, to which a reagent belongs, on the basis of the number of effective bits in the iris code of the reagent.例文帳に追加

照合を行う場合、有効ビット分類部４は、被験者のアイリスコードの有効ビット数に基づき、その被験者が、照合辞書６におけるどの辞書のグループに属するかを分類する。 - 特許庁

To apply the Interleaved Frequency Domain Multiplexing (IFDM) to an uplink demodulation reference signal while keeping the number of bits of control information specifying a cyclic shift and an orthogonal cover code transmitted from a base station device to a mobile station device regarding the uplink demodulation reference signal to which the cyclic shift and orthogonal cover code are applied.例文帳に追加

サイクリックシフト、オーソゴナルカバーコードが適用される上りリンク復調用参照信号において、基地局装置から移動局装置へ送信されるサイクリックシフト、オーソゴナルカバーコードを指定する制御情報のビット数を保ったまま上りリンク復調用参照信号にIFDMを適用する。 - 特許庁

Then an offset from a top of code data when the coincident number of lines is found out by this discrimination is stored in the number of bytes or bits (step S3), the line from which the offset information is acquired is forcibly re-compressed in the horizontal mode of the MMR(modified MR(Modified Relative element address designate)) code (step S4).例文帳に追加

そして、この判定で一致するライン数が見った時点の符号データの先頭からのオフセットをバイト数及びビット数で記憶し（ステップＳ３）、オフセット情報を取得したラインについては再圧縮する際に強制的にＭＭＲ符号の水平モードで再圧縮する（ステップＳ４）。 - 特許庁

Preferably the track field of the first type employing gray code encoding includes gray code bits sufficiently to identify the full track number, the N-th (N is ≥2) servo sector is the track field of the first type and all the servo sectors between them are track fields of the second type.例文帳に追加

好ましくは、グレーコード・エンコードが用いられて、第１のタイプのトラックフィールドは、フルトラック番号を識別するのに十分なグレーコード・ビットを含み、各Ｎ番目（Ｎは少なくとも２である）のサーボセクタは、第１のタイプのトラックフィールドであり、これらの間のすべてのサーボセクタは、第２のタイプのトラックフィールドである。 - 特許庁