「common memory」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

A multiport switch 1-10 stores a data frame entered from each port P1, P2, Pn in a common buffer memory 1-14, and then exports the data frame to the port of a counter station as a distribution destination.例文帳に追加

マルチポートスイッチ１−１０は、各ポートＰ１，Ｐ２，Ｐｎから入力されるデータフレームを共通バッファメモリ１−１４に蓄積した後、配送先の対向ステーションへのポートへ送出する。 - 特許庁

For the purpose of taking synchronization between the threads, compression completion flag Fc(k) and elongation completion flag Fd(k) are included in the common memory, for each of the sub region BMPk with k=0 to 2.例文帳に追加

スレッド間で同期を取るため、サブ領域ＢＭＰｋ、ｋ＝０〜２のそれぞれについて、圧縮完了フラグＦｃ（ｋ）及び伸長完了フラグＦｄ（ｋ）を、共有メモリ内に備える。 - 特許庁

Each memory cell has a first magnetoresistance element 23, of which one end is connected to a read-out word line RWL and the other end is connected to the bit line BL2 via the common transistor.例文帳に追加

各メモリセルは、一端が読み出しワード線ＲＷＬに接続され他端が共通トランジスタを介してビット線ＢＬ２に接続された第１磁気抵抗素子２３を有する。 - 特許庁

CPU 30 stores the exchanged common key information in a memory 31, and it uses the information for production of key information for coding and decoding of a certifying, coding, and decoding processor 22.例文帳に追加

ＣＰＵ３０は、交換した共有キー情報をメモリ３１に記憶し、認証処理及び暗号化・復号化処理部２２の暗号化・復号化キー情報の生成処理に使用する。 - 特許庁

The second power switches are arranged out of the memory macro, while they are provided between the power supply line 61 and a common power supply wiring 63 of the surrounding circuits of the plurality of memories macro.例文帳に追加

第２の電源スイッチはメモリマクロ外に配置されると共に、電源線６１と複数のメモリマクロの周辺回路の共通の電源配線６３との間に設けられている。 - 特許庁

To provide a technology to specify a form of a cache to permit efficient common use of a binary dimension memory space between use of cache and use of non-cache and to access the cache.例文帳に追加

キャッシュ使用と非キャッシュ使用との間で二進寸法型メモリ空間を効率的に共用することを可能とするキャッシュを形態特定し且つアクセスする技術を提供する。 - 特許庁

A single copy software is used in common by the multiple processor cores 11 and 12 and the program memory 10 is connected to the respective processor cores 11 and 21 by corresponding command buses P1 and P2.例文帳に追加

単一のコピーのソフトウェアを多数のプロセッサ・コア（１１、１２）に共有させ、プログラム・メモリ（１０）を対応する命令バス（Ｐ１、Ｐ２）によりそれぞれのプロセッサ・コア（１１、２１）に接続する。 - 特許庁

Diffusion layers functioning as sources or drains for a plurality of memory transistors arranged in the row direction are formed in common in the specified region of the semiconductor substrate as the bit lines 106.例文帳に追加

次に、半導体基板の所定領域に、列方向に並ぶ複数の前記メモリトランジスタのソースまたはドレインとして機能する拡散層をビット線106として共通に形成する。 - 特許庁

Multiple card storage parts of the memory card container 8 are arranged in array along a common bottom plate 9 and the stored bodies are stored while partially exposed.例文帳に追加

メモリカード収納具８の複数のカード収納部１１は、共通の底板９に沿って列をなすように並べられ、被収納体をその一部を露出させた状態で１つずつ収納する。 - 特許庁

The memory parts 12a, 12b of ID codes provided on the respective transmitters 10 store a shared part ID code in common with all the transmitters 10, and the individual part ID codes peculiar to the respective transmitters 10.例文帳に追加

各送信機に備えられたＩＤコードの記憶部１２ａ，１２ｂには、全ての送信機に共通する共用部ＩＤコードと各送信機に固有の個別部ＩＤコードとを記憶する。 - 特許庁

To provide a multi-processor constituted control device which can be detached from each control execution device, and re-started with a simple and inexpensive configuration without using any common memory.例文帳に追加

マルチプロセッサ構成制御装置において、共有メモリを使用することなく、簡易かつ安価な構成で、各制御実行装置の装置構成からの離脱や再起動に対応すること。 - 特許庁

To provide an image forming apparatus whose cost is reducible by sharing a storage means stored with a control program in common to with an external radio terminal and a memory in a primary device body and which can secure safety.例文帳に追加

制御プログラムを格納した記憶手段を、外部無線端末と装置本体内蔵のメモリとで共用することによりコストダウンを行うことができ、しかも安全性を確保する。 - 特許庁

Word lines WL1, WL2,...,WL32 are arranged orthogonally to bit lines DQ in a NAND type flash memory cell unit, and a source line CS is connected electrically in common.例文帳に追加

ＮＡＮＤ型フラッシュメモリセルユニットのビットラインＤＱに対してワードラインＷＬ１，ＷＬ２，・・・，ＷＬ３２が直交して配置され、ソース線ＣＳは電気的に共通に接続されている。 - 特許庁

Each PC10-i decodes the encoded sentence IBE (MPK, ID(i), KA) stored in the USB memory 20, by using its own secret key SK(i), to extract the common key KA.例文帳に追加

また、マスター公開鍵MPKと各ＰＣ１０−ｉの識別情報ID(i)とを用い、ID-BASE暗号方式によって共通鍵KAを暗号化した各暗号文IBE(MPK, ID(i), KA)をＵＳＢメモリ２０に格納する。 - 特許庁

The units are connected to one another through a serial link and has a common controller having protection memory areas stored with jumper codes for controlling the respective units.例文帳に追加

上記ユニットは、直列リンクを通して相互に接続していて、各ユニットを制御するためのジャバ・コードを記憶している各保護メモリ領域を有する共通のコントローラを備える。 - 特許庁

A clock generator 15 supplies in common a clock pulse of the frequency corresponding to a bus speed selection signal outputted from a microprocessor 11 to the microprocessor 11 and a memory controller 13.例文帳に追加

クロック発生器１５は、マイクロプロセッサ１１から出力されるバススピード選択信号に応じた周波数のクロックパルスを、マイクロプロセッサ１１とメモリコントローラ１３とに共通に供給する。 - 特許庁

To correctly write the information of a bus cycle in a monitoring memory without delaying the bus cycle of a common bus executed by a master unit driven by a high speed CPU clock.例文帳に追加

高速なＣＰＵクロックで動作するマスタユニットが実行する共通バス上のバスサイクルを遅延させることなく、バスサイクルの情報を正しくモニタ用メモリに書き込むことを可能とする。 - 特許庁

To reduce the increase of the traffic in a common line signal network accompanied with subscriber information downloading and increase of the storage capacity of a subscriber information memory, while preventing connection delay.例文帳に追加

接続遅延の発生を防止しつつ、加入者情報のダウンロードに伴う共通線信号網のトラヒックの増大、加入者情報蓄積装置の記憶容量増大を低減する。 - 特許庁

Each PC 10-i decrypts the code text IBE(MPK, ID(i), KA) stored in the USB memory 20 using its own secret key SK(i) to extract a common key KA.例文帳に追加

また、マスター公開鍵MPKと各ＰＣ１０−ｉの識別情報ID(i)とを用い、ID-BASE暗号方式によって共通鍵KAを暗号化した各暗号文IBE(MPK, ID(i), KA)をＵＳＢメモリ２０に格納する。 - 特許庁

The memory 207 for storing packet data 202 has an exclusive area 221 which is prepared for each destination, and a free area 222 for storing the packet data 202 in common to the destinations.例文帳に追加

パケットデータ２０２を格納するメモリ２０７は、各宛先ごとに１つずつ用意された専用エリア２２１と、宛先共通にパケットデータ２０２を格納するフリーエリア２２２とに分けられている。 - 特許庁

Also, the device has a common line path transistor PT connected between a bit line BL and a supply node of the prescribed voltage, and drive circuits 5, 10A, 12 driving the memory cell by controlling each of a BL voltage, a PL voltage, a prescribed voltage, and a voltage of a control node of the common line path transistor PT.例文帳に追加

ビット線ＢＬと所定電圧の供給ノード間に接続された共通線パストランジスタＰＴと、ＢＬ電圧、ＰＬ線電圧、所定電圧、および、共通線パストランジスタＰＴの制御ノードの電圧をそれぞれ制御して、メモリセルを駆動する駆動回路５,１０Ａ,１２と、を有する。 - 特許庁

A signal read section 200 includes: a line memory 203; a first switch 208 connected to the holding capacitors CT 101 to CT 116; a first common signal line 212 to which eight sets of the capacitors are connected; and a second switch 209 connected to a second common signal line 205.例文帳に追加

信号読み出し部２００は、ラインメモリ２０３と、その各保持容量ＣＴ１０１〜ＣＴ１１６に接続された第１のスイッチ２０８と、それが８個数接続されてなる第１の共通信号線２１２と、それを第２の共通信号線２０５に接続する第２のスイッチ２０９とを有する。 - 特許庁

An MRAM 10 is constituted by making one memory cell comprise 2 MTJ elements 1 and 2 and a single MOS transistor 8, and arranging the respective MTJ elements 1 and 2 at the intersection positions of 2 word lines 4a and 4b corresponding to each of them and one common bit line 3 common to both of them.例文帳に追加

ＭＲＡＭ１０を、１メモリセルが２個のＭＴＪ素子１，２と単一のＭＯＳトランジスタ８を含み、各ＭＴＪ素子１，２を、それぞれに対応した２本の書き込みワード線４ａ，４ｂと、両者に共通の１本の共通ビット線３との交差位置に配置して構成する。 - 特許庁

To provide an information processor and an information processing method by which a plurality of integrated electronic documents having a common material electronic document can be prepared and easily edited while maintaining the relation between the common material electronic document and the plurality of integrated electronic documents, and to provide a computer readable memory therefor.例文帳に追加

共通の素材電子文書を有する複数の統合電子文書を作成し、その共通の素材電子文書と複数の統合電子文書との関係を維持しながら容易に編集を行うことができる情報処理装置及びその方法、コンピュータ可読メモリを提供する。 - 特許庁

The common line control means 22 applies a voltage at reading a data, to the common line, which is higher than the gate application voltage of a selection memory transistor and lower than a threshold voltage Vth (W) in its writing state, so that a bypass transistor in a non- selection cell in a selection NAND array is conductive.例文帳に追加

共通線制御手段２２は、データ読み出し時に選択メモリトランジスタのゲート印加電圧より高く、その書き込み状態のしきい値電圧Ｖth(W) より低い電圧を共通線に印加して、選択ＮＡＮＤ列の非選択セル内のバイパストランジスタを導通にする。 - 特許庁

In the central management device, after proportionally dividing the power consumption in regard to the common part of the first floor per indoor unit and calculating respective power use fees, charging of the power use fee to each tenant having used the common part is carried out on the basis of the use history stored in the memory.例文帳に追加

中央管理装置は、１階の共用部について消費電力量を室内機毎に按分してそれぞれの電力使用料金を算出した後、記憶部に記憶している利用履歴に基づいて共用部を利用した各テナントに電力使用料金の課金を行う。 - 特許庁

System controllers 5a and 5b are provided with communicating terminals 7a and 7b to deliver various data stored in memory devices 6a and 6b, which are equipped with common memory areas to store various data to be jointly owned.例文帳に追加

システムコントローラ５ａ，５ｂには各種データを共有するため記憶手段として共有記憶領域を備えた記憶装置６ａ，６ｂ及びこれら記憶装置６ａ，６ｂに記憶されている各種データの受渡しを行う通信端末７ａ，７ｂが設けられている。 - 特許庁

In the correction write operation, the control circuit simultaneously executes the correction write operation with respect to a plurality of memory units connected to the common bit lines and sequentially executes the correction write verify operation with respect to a plurality of memory units in which the correction write operation is executed.例文帳に追加

制御回路は、補正書き込みに際し、共通のビット線に接続された複数のメモリユニットに対して同時に補正書き込みを実行し、補正書き込みが実行された複数のメモリユニットに対して順次前記補正書き込みベリファイ動作を実行する。 - 特許庁

The respective correlation-processed data of the correlation-processing parts 91A, 91B are address-set in response to installation positions of the radar antennas 11, 21, and a processing image memory 902B of the correlation-processing part 91B and a masking image memory 62 are set to have a common address.例文帳に追加

これら相関処理部９１Ａ，９１Ｂの各相関処理データはレーダアンテナ１１，２１の設置位置に応じたアドレス設定がされており、相関処理部９１Ｂの処理用画像メモリ９０２Ｂ、マスク用画像メモリ６２は共通のアドレスが設定されている。 - 特許庁

To verify that the value of written data is right and that unnecessary writing is not performed by a smaller test bench in a shorter time without the interposition of an human error, in a logic verification technique for a plurality of DMAC (Direct Memory Access Controller) circuits accessing a common memory.例文帳に追加

共通のメモリーにアクセスする複数のＤＭＡＣ（ＤｉｒｅｃｔＭｅｍｏｒｙＡｃｃｅｓｓＣｏｎｔｒｏｌｌｅｒ）回路の論理検証手法において、書き込んだデータの値が正しい事と共に、余計な書き込みを行っていない事を、より小さなテストベンチで、より短時間に、ヒューマンエラーが介在する事無く検証できる事。 - 特許庁

In a post-wafer-sorting stage of device manufacture, a plurality of flash memory devices which each include a flash controller die related to a common housing and at least one flash memory die are passed to a test process such as a batch test process or mass test process.例文帳に追加

デバイス製造のポスト・ウェファ・ソート・ステージ中に、共通ハウジングに関連づけられたフラッシュコントローラ・ダイおよび少なくとも一つのフラッシュメモリ・ダイを各々が含む複数のフラッシュメモリ・デバイスを、例えば、バッチ・テスト・プロセスまたはマス・テスト・プロセス等のテスト・プロセスへ通す。 - 特許庁

The test pattern of an LSI for control is stored in a memory LSI as expected value data, and when the input/output timing is adjusted, the device is coped with all of the test patterns in a common discrimination circuit by means of discriminating with comparison of expected value data in the memory LSI and input data.例文帳に追加

制御用ＬＳＩのテストパターンをメモリＬＳＩに期待値データとして記憶し、入出力タイミング調整時には、入力データとメモリＬＳＩ内の期待値データを比較判定することで、共通の判定回路で全てのテストパターンに対応する。 - 特許庁

Data to be written into a memory cell MC or a selection cell, into which the data is written, is latched in a latch circuit L1 and data in the memory cell MC or a neighbored cell, having a bit line BL in common with the selection cell and positioned at a neighbored position, is latched in a latch circuit L2.例文帳に追加

データを書き込むメモリセルＭＣである選択セルに書き込むべきデータを、ラッチ回路Ｌ１にラッチするとともに、この選択セルとビット線ＢＬを共有し、且つ、隣接する位置にあるメモリセルＭＣである隣接セルのデータをラッチ回路Ｌ２にラッチしておく。 - 特許庁

To simplify structure of an information processor with a semiconductor memory control I/F and to realize the information processor at low cost by enabling use of the conventional signal line exclusive for a storage medium control I/F in common with the semiconductor memory control I/F.例文帳に追加

既存の記憶媒体制御Ｉ／Ｆ専用であった信号線を半導体メモリ制御Ｉ／Ｆと共用化させることにより、半導体メモリ制御Ｉ／Ｆをもった情報処理装置の構成を簡素化すると共に安価に実現することを可能にする。 - 特許庁

A line correspondence part 7 of a distribution device 4 writes into an up B-channel memory 11 and an SG/D-channel memory 12 alternately by a common WE generating circuit 13 and reads them in order to perform separation into a readout up B highway 20 and an SG/D highway 21.例文帳に追加

振り分け装置４の回線対応部７は、共通ＷＥ生成回路１３で、上りＢチャネル用メモリ１１、ＳＧ／Ｄチャネル用メモリ１２に交互に書き込み、各々から順次読み出し上りＢハイウェイ２０とＳＧ／Ｄハイウェイ２１とに分離する。 - 特許庁

In this information processing system, each of the threads is able to execute a program only by accessing a local memory in the processor, without accessing a common memory, because the local memories LS0, LS1, LS2 are provided respectively in the plurality of processors LS0, LS1, LS2.例文帳に追加

情報処理システムにおいては、複数のプロセッサＬＳ０，ＬＳ１，ＬＳ２にローカルメモリＬＳ０，ＬＳ１，ＬＳ２がそれぞれ設けられているので、各スレッドは共有メモリをアクセスせずとも、プロセッサ内のローカルメモリをアクセスするだけでプログラムを実行することができる。 - 特許庁

At communication requests from the plurality of application programs A1 to An, areas are allocated to a common memory 10 of the communication means 7 and memory numbers given to the allocated areas wherein communication data are set are set in a queue 11 of the communication means 7.例文帳に追加

複数のアプリケーションプログラムＡ１〜Ａｎの通信要求に対し通信手段７の共有メモリ１０に割当領域を夫々割当て、通信データを設定した割当領域に付けたメモリ番号を通信手段７の待ち行列１１にセットする。 - 特許庁

The CPUs use a common memory area 60 accessible from the both to store initial setting data thereto, set information designating subordinate devices of the standby system CPU 110 subjected to setting control by the CPU 110 to control request registers 10, 20 in both the CPUs and refer to the data in the common memory area 60 to conduct setting control according to the contents of the registers.例文帳に追加

そのために、両ＣＰＵからアクセスできる共通メモリエリア６０を用いて、このエリア６０に初期設定データを格納しておき、両ＣＰＵ内の制御要求レジスタ１０，２０内に、予備系ＣＰＵ１１０から設定制御する配下装置を指定する情報を設定し、このレジスタ内容に従って、共通メモリエリア６０内のデータを参照して設定制御する。 - 特許庁

The method includes: a step of acquiring a first call path related to the creation of an object from a memory; a step of acquiring a second call path related to the connection to the object from the memory; and a step of determining a common part of the acquired first and second call paths, wherein the common part indicates the occurrence cause in the program.例文帳に追加

該方法は、記憶部から、オブジェクトの生成にかかわる第１のコールパスを取得するステップと、上記記憶部から、上記オブジェクトへの接続にかかわる第２のコールパスを取得するステップと、上記取得された第１及び第２のコールパスの共通部分を求めるステップであって、上記共通部分が上記プログラム中の上記発生原因を示す、上記求めるステップとを含む。 - 特許庁

Each of the memory cells is targeted for writing by applying a common gate voltage to each gate terminal of the memory cells through word lines, and simultaneously writing a plurality of data having different values mutually in each of the memory cells by simultaneously applying the writing voltages corresponding to writing data respectively through the bit lines to drain-source terminals of the two or more memory cells targeted for writing.例文帳に追加

ワード線を介して該メモリセルの各々のゲート端子に共通のゲート電圧を印加して当該メモリセルの各々を書き込み対象とするとともに、書き込み対象とされた２以上のメモリセルのドレイン−ソース端子間に該ビット線を介して各書き込みデータに対応した書き込み電圧を同時に印加して当該メモリセルの各々に互いにデータ値の異なる複数のデータを同時に書き込む。 - 特許庁

The MPEG decoder includes a microprocessor, decoder that decodes an image sequence, memory in common use with the microprocessor and the decoder, circuit that evaluates a delay in the decoder, and control circuit that gives memory access priority to the decoder, when the delay in the decoder is higher than a prescribed level or gives the memory access priority to the microprocessor when it is not.例文帳に追加

マイクロプロセッサと、イメージシーケンスを復号化するデコーダーと、マイクロプロセッサに、またデコーダーに共通するメモリーとを含み、またデコーダー遅延を評価する回路と、デコーダー遅延が予定レベルより大きければ、デコーダーにメモリーアクセス優先権を許与し、さもなければマイクロプロセッサにメモリーアクセス優先権を許与する制御回路とを含む、回路。 - 特許庁

The memory block B is equipped with: multiple memory cells C provided in matrix configuration; multiple sub bit lines BL provided for each column; multiple word lines WL provided for each column and row, and common to the multiple memory blocks B; and a switch circuit SC for connecting a corresponding main bit line GL to any of the multiple sub bit lines BL.例文帳に追加

メモリブロックＢは、行列状に設けられた複数のメモリセルＣと、列ごとに設けられた複数の副ビット線ＢＬと、列及び行ごとに設けられ、複数のメモリブロックＢに共通である複数のワード線ＷＬと、対応する主ビット線ＧＬを複数の副ビット線ＢＬのいずれかに接続するスイッチ回路ＳＣとを備える。 - 特許庁

On the basis of a common memory control rule, a format is converted into a standard signal using a memory when a nonstandard signal is input from a camera signal processing means, and converted into a standard signal by performing time axis correction using a memory when the nonstandard signal is input from an analog signal input means.例文帳に追加

共通化したメモリ制御規則に基づき、カメラ信号処理手段から出力される非標準信号が入力されたときはメモリを用いてフォーマットを標準信号に変換し、アナログ信号入力手段から出力される非標準信号が入力されたときはメモリを用いて時間軸補正を行い標準信号に変換する。 - 特許庁

When a pattern of write data is a frequent pattern (YES at ST101) and the write data has already been retained in memory (YES at ST103), then the memory management device sets a common reference on any write data having the frequent pattern.例文帳に追加

このメモリ管理装置では、書き込みデータのパターンが頻出パターンである場合に（ステップ１０１のＹＥＳ）、その書き込みデータがメモリに既に保持されていれば（ステップ１０３のＹＥＳ）、それ以後は、その頻出パターンを持つ書き込みデータについては共有参照が設定される。 - 特許庁

Also, regarding the memory cell matrix among the divided peripheral circuit and memory cell matrix, the entire connection verification is performed for a decoder, the connection verification is performed within a constituting element for a common signal line and an intrinsic signal line in the constituting elements other than the decoder, and a unit circuit is taken out and the connection verification is performed.例文帳に追加

また、分割した周辺回路とメモリセルマトリックスのうちメモリセルマトリックスに関してデコーダは全体の接続検証を行い、デコーダ以外の構成要素において共通信号線、固有信号線は構成要素内で接続検証を行い、単位回路は取り出して接続検証を行う。 - 特許庁