「cpus」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

Inter-bank addresses and bank addresses received from CPUs 10_O-10_N-1 are rearranged according to the setting value of the soft visible register 11 and outputted from address generation sections 12_O-12_N-1.例文帳に追加

アドレス生成部１２_０，…，１２_Ｎ−１は、ソフトビジブルレジスタ１１の設定値に応じて、ＣＰＵ１０_０，…，１０_Ｎ−１から受け取ったバンク内アドレスおよびバンクアドレスを組み替えて出力する。 - 特許庁

Dowa Eco-System Co., Ltd. has technology based on its ore dressing and refining technology, which enables the recycling of 17 types of metals, including gold, silver and copper, from recyclablematerials such as personal computer CPUs and scrapped substrates.例文帳に追加

DOWAエコシステム株式会社は、選鉱・製錬技術を基に、パソコンのCPU、廃基版等のリサイクル原料から、金、銀、銅等の17種類の金属のリサイクルが可能とする技術を有している。 - 経済産業省

In this case, one CPU 100 in charge of the program updating rewrites the application software of the both CPUs using a common rewrite program, or the application software is rewritten in parallel by rewriting them with a time sharing method.例文帳に追加

この際、プログラム更新を担当する一方のＣＰＵ１００は、共通の書換プログラムを用いて双方についてアプリソフトを書き換える、あるいは双方について時分割で書換処理することで、並行してアプリソフトを書き換えるなどする。 - 特許庁

To provide a method of updating firmware capable of reducing the time required for updating firmware that controls the operation of a plurality of CPUs communicably connected to one another, and an information processing apparatus that updates the firmware using the method.例文帳に追加

通信可能に接続される複数のＣＰＵの動作を制御するファームフェアの更新処理に要する時間を短縮することのできるファームフェア更新方法、及びこのファームウェア更新方法を用いてファームウェアの更新を行う情報処理装置を提供する。 - 特許庁

A collation circuit 20 collates data on data busses of two CPUs at collation timing based on the collation timing signals and outputs an alternating signal in the case of coincidence between them and stops output of the alternating signal in the case of non-coincidence between them.例文帳に追加

照合回路２０は、照合タイミング信号に基づく照合タイミングで、２つのＣＰＵのデータバス上のデータを照合して、一致しているときに交番信号を出力し、不一致のときにその交番信号の出力を停止する。 - 特許庁

To provide a register control apparatus which can control so that a data value of a register becomes an expected value when a plurality of CPUs change only the data value of bits designated to the same register by different timing, respectively.例文帳に追加

複数のＣＰＵが、同一のレジスタに対して夫々異なるタイミングで指定したビットのデータ値だけを変更しようとする場合でも、そのレジスタのデータ値が期待値通りになるように制御できるレジスタ制御装置を提供する。 - 特許庁

First and second CPUs 11 and 12 send bus request signals 36 and 37 to an arbitration part 14 when accessing an SDRAM 13, and when bus permission signals 38, 39 are returned, the corresponding CPU drives a bus.例文帳に追加

第１および第２のＣＰＵ部１１、１２は、ＳＤＲＡＭ部１３をアクセスするとき調停部１４にバス要求信号３６、３７を送出し、バス許可信号３８、３９が送られてきた段階で、対応するＣＰＵ部がバスをドライブすればよい。 - 特許庁

To provide a dual-processing unit with single clock source CPUs and I/O module having a safety timer crosscheck diagnostic to enable each CPU to verify the accuracy of the clock source of the other CPU.例文帳に追加

単一のクロックソースのＣＰＵとＩ／Ｏモジュールを有する二重処理装置であって、安全タイマクロスチェック診断を備え各ＣＰＵに他方のＣＰＵのクロックソースの精度を検証することを可能にする二重処理装置を提供する。 - 特許庁

To solve the problem that a duplex system has not been able to be constituted to perfectly copy one memory image of the two CPU modules to the other, when duplexing processing begins, if the CPUs of two CPU modules which constitute the duplex system are not the same.例文帳に追加

二重化処理の開始時に、二重化システムを構成する２つのＣＰＵモジュールのメモリイメージを一方から他方に完全にコピーするために、２つのＣＰＵモジュールのＣＰＵが同じものでないと二重化システムを構成できなかったという課題を解決する。 - 特許庁

To provide a contention detection system and a method therefor which efficiently specify contention occurring place by aiming that characteristic event patterns occur when contention occurs, concerning contention of shared resource of a multi-thread processor which is constituted by a plurality of CPUs.例文帳に追加

複数のＣＰＵで構成するマルチスレッドプロセッサの共有リソースの競合に関し、競合が発生するとき特徴的なイベントパターンが発生することに着目して競合の発生箇所を効率よく特定する検出器および検出方法を提供することを目的とする。 - 特許庁

In this semiconductor integrated circuit 1 equipped with the programmable device 11 having a rewritable circuit structure, a control part 12 forms, in the programmable device 11, a circuit comprising the CPUs 14 of designated bit widths and of a designated quantity, and buses 17 and 18 connected to them.例文帳に追加

回路構成が書き換え可能なプログラマブルデバイス（１１）を備えた半導体集積回路（１）において、制御部（１２）は、プログラマブルデバイス（１１）に、指定されたビット幅および指定された個数のＣＰＵ（１４）ならびにこれ接続されるバス（１７，１８）の回路構成をする。 - 特許庁

To provide a vehicle control apparatus having a plurality of microcontrollers interconnected by serial communication, capable of achieving data referencing between the microcontrollers without increasing the load on their CPUs and of easy development of control application software.例文帳に追加

本発明は、複数のマイクロコントローラを有し、マイクロコントローラ間をシリアル通信で接続した車両制御装置において、ＣＰＵ負荷を増大させること無くマイクロコントローラ間のデータ参照を実現するとともに，制御アプリケーションソフトを容易に開発できるようにすることを目的とする。 - 特許庁

A PCI express switch 104 via Ethernet connecting the plurality of peripheral devices 109 to an optional one of the plurality of CPUs 101 includes the plurality of upstream and downstream PCI express-network bridges 105, 108, an Ethernet switch 106, and a system manager 107.例文帳に追加

複数の周辺装置109を複数のCPU101の任意の1つに接続する、イーサネットを介したPCIエクスプレススイッチ104は、複数の上流及び下流PCIエクスプレス-ネットワークブリッジ105、108と、イーサネットスイッチ106と、システムマネージャ107とから構成される。 - 特許庁

To provide a strong electric power saving multi-CPU system restraining properly electric power consumption, by stopping only internal clocks of one part of the CPUs, without stopping erroneously the internal clocks of all the CPU, and to provide an image forming apparatus.例文帳に追加

誤って全てのＣＰＵの内部クロックを停止させることなく、一部のＣＰＵの内部クロックのみを停止させて、消費電力を適切に抑制することができる、堅牢性のある省電力マルチＣＰＵシステム及び画像形成装置を提供することを目的とする。 - 特許庁

To provide an image forming apparatus that can properly interrupt the supply of a current to a heater even when multiple CPUs for fixing-temperature adjustment control run away without adding circuit components such as relays and increasing the number of bundle wires.例文帳に追加

本発明は、リレー等の回路構成や束線の本数を増やすことなく、定着温調制御を行うための複数のＣＰＵが暴走した場合でもヒータへの電流供給を適切に遮断することができる画像形成装置を提供する。 - 特許庁

A plurality of CPUs 31A and 31B executing image processing in a plurality of operation modes different from each other, namely a power saving mode and a high-speed mode, and executing a function in either of the operation modes according to the size of the free area of a RAM 33.例文帳に追加

複数のＣＰＵ３１Ａ，３１Ｂは、互いに異なる複数の動作モードである省電力モードと高速モードにて画像処理を実行可能であって、ＲＡＭ３３の空き領域の大きさに応じて上記したいずれかの動作モードにて機能を実行する。 - 特許庁

When the first and second CPUs determine normal state (N in S120), and when occupant detection switch is in the OFF state (Y in S400), the ON states of the first and second main relays are continued only for a predetermined time (S500).例文帳に追加

第１及び第２のＣＰＵともに、正常である旨の判定をした場合（Ｓ１２０のＮ）、乗員検出スイッチがオフであれば（Ｓ４００のＹ）、正常時自己保持プロセスとして、所定期間だけ第１及び第２のメインリレーのオンが継続される（Ｓ５００）。 - 特許庁

When CPUs 102A-D in a server 100 issue a load instruction or a store instruction for I/O devices 120A-D, a computer system adds a different offset value for each CPU to a destination address of a packet or a transaction occurring due to the load instruction or the store instruction.例文帳に追加

サーバ１００内のＣＰＵ１０２Ａ−ＤがＩ／Ｏデバイス１２０Ａ−Ｄに対するロード命令ないしはストア命令を発行したときに、ロード命令ないしはストア命令に起因して発生するパケットないしはトランザクションの宛先アドレスに、ＣＰＵ毎に異なるオフセット値を加算する。 - 特許庁

CPUs 201, 209 shift the wireless function part 103 into a low power-consumption mode before the image pickup function part 102 is shifted to a maximum power consumption state during image pickup, and also, they release the low power-consumption mode of the wireless function part after the image pickup function part is returned to the maximum power consumption state.例文帳に追加

ＣＰＵ２０１、２０９は、撮像機能部１０２における撮像時の最大消費電力状態移行前に、無線機能部１０３を低消費電力モードに移行させ、最大消費電力状態復帰後に低消費電力モードを解除する。 - 特許庁

Particularly, the CPUs 20 and 30 count up a reference timer in high priority timer interruption processing and also a monitoring timer in the base routine and correct the value of the timer for control on the basis of the value difference between the reference timer and the monitoring timer.例文帳に追加

特に、ＣＰＵ２０，３０は、高優先度タイマ割り込み処理において基準タイマをカウントアップすると共に、ベースルーチンにおいて監視タイマをカウントアップし、基準タイマと監視タイマとの値の差に基づいて制御用タイマの値を補正する。 - 特許庁

A main CPU 10 performs counting on the basis of the interval of information acquisition of a server, and just before information acquisition from the server, it supplies power to each corresponding part (including CPUs and sensors) and makes the part return temporarily from a low power consumption mode.例文帳に追加

メインＣＰＵ１０は、サーバの情報取得間隔に基づいてカウントを行い、サーバからの情報取得直前に、該当する部分（ＣＰＵ、センサを含む）毎に電力を供給して一時的に低消費電力モードから復帰させる。 - 特許庁

The CPU of the device 2 or the CPUs of the device 2 and the device 3 control paper transport so that the paper transport is synchronized in both devices 2 and 3 by utilizing the communications between the devices 3 and 2 with the communication means.例文帳に追加

画像形成装置２のＣＰＵ、あるいは、出力用紙処理装置３及び画像形成装置２のＣＰＵは、通信手段による出力用紙処理装置３、画像形成装置２間の通信により、当該両装置２，３における用紙の搬送の同期をとるように制御する。 - 特許庁

When a power source switch 28 is off-operated, the CPUs 22, 24 respectively perform the prescribed stop processing (such as cleaning of a head in an ink jet printer with the controller mounted thereon), and conduct reporting to the opposite CPU when the performance of the stop processing is ended.例文帳に追加

電源スイッチ２８がオフ操作されると、ＣＰＵ２２およびＣＰＵ２４は、それぞれ所定の停止処理（制御装置が搭載されるインクジェット印刷装置のヘッドをクリーニングする処理など）を実行し、停止処理の実行が終了すると相手側のＣＰＵに通知する。 - 特許庁

Since the CPUs are different in controlling respective operations between an alarm function and an intercom function, the detection of a fire or a gas leak and the notification of the occurrence of a fire or a gas leak are enabled even when the intercom CPU 43 becomes non-functional.例文帳に追加

このように警報機能とインターホン機能とで夫々の動作を制御するＣＰＵを異ならせているため、インターホンＣＰＵ４３が機能不全になったとしても、火災やガス漏れの検知、及び火災やガス漏れの発生の報知を行うことができる。 - 特許庁

In the liquid cooling system, the radiator is so constructed that a plurality of radiating fin units depending on the heat generation of the CPUs are arrayed in the flow direction of cooling air by cooling fans and that coolant circuits of the radiating fin units are connected in series.例文帳に追加

この液冷システムにおいて、前記ラジエーターを、ＣＰＵの発熱量に応じて、複数の放熱フィンユニットを冷却ファンの冷却風の流れ方向に配置し、該放熱フィンユニットの冷却液循環路を直列接続する構成とした。 - 特許庁

With the portable telephone sets 10 with a camera, the user can make the plurality of portable telephone sets share photographing processing images relating to each other with the protruding part 24 connected to the recessed part 26 by CPUs and ROMs or the like built in the portable telephone set main bodies 16.例文帳に追加

カメラ付き携帯電話機１０は、携帯電話機本体１６に内蔵されているＣＰＵ、ＲＯＭ等により、凸部２４が凹部２６に接続された状態では互いに関連する画像を複数台で分担して撮影処理可能となっている。 - 特許庁

An interrupt/memory management device 102 reads in the use status of the dual port memory 103 from the storage device 101 and, according to the use status, generates a memory address and generates an interrupt signal to start data exchange to the CPUs 111 and 121.例文帳に追加

割込み／メモリ管理装置１０２は、記憶装置１０１からデュアルポートメモリ１０３の使用状況を読み込み、この使用状況に基づいて、ＣＰＵ１１１、１２１に対し、メモリアドレスを発生させ、またデータ送受信動作を開始させるための割込み信号を発生させる。 - 特許庁

Since the main CPU outputs a transfer signal later than delay time to the main CPU of the sub-CPU slowest in starting by timer operation, the respective sub-CPUs respectively finish prescribed preparation processing, and become a reception waiting state of the operation starting signal.例文帳に追加

メインＣＰＵが、タイマー動作により最も起動が遅いサブＣＰＵのメインＣＰＵに対する遅れ時間よりも遅く転送信号を出力するので、各サブＣＰＵはそれぞれ所定の準備処理を終え、作動開始信号の受信待ち状態となっている。 - 特許庁

In a case where it is determined that the number of pieces of reception data is equal to or more than the first predetermined value, at a communication switching mechanism 3, a CPU load indicating the magnitude of communication processing being executed by CPUs 4-1 to 4-n for processing the data received by the LAN cards 2-1, 2-2 is compared with a second predetermined value.例文帳に追加

受信データ数が第１の所定値以上であると判別した場合に、通信切替機構３において、ＬＡＮカード２−１、２−２が受信したデータを処理するＣＰＵ４−１〜４−ｎが実行中の通信処理の大きさを示すＣＰＵ負荷と第２の所定値とを比較する。 - 特許庁

To solve the problem that a memory access time increases since control synchronized with the clock of a transmission destination is required at the time of transmitting memory access signals between a CPU operated asynchronously with a memory and the memory in a device for accessing the memory from a plurality of the CPUs operated asynchronously with each other.例文帳に追加

互いに非同期に動作する複数のＣＰＵからメモリアクセスを行う装置では、メモリと非同期に動作するＣＰＵとメモリの間のメモリアクセス信号の伝達を行うにあたり、伝達先のクロックに同期化させる制御が必要となるため、メモリアクセス時間が増加してしまう。 - 特許庁

To provide a heat dissipation structure of an electronic part with a heat sink that can effectively dissipate heat emitted by the electronic part with the heat sink such as ICs, CPUs, etc. without losing the freedom of circuit design, and a recording device having the heat dissipation structure of the electronic part with the heat sink.例文帳に追加

回路設計の自由度を損なうことなく、ＩＣ、ＣＰＵ等の放熱板付電子部品が発生した熱を効果的に放出することができる放熱板付電子部品の放熱構造、及び、当該放熱板付電子部品の放熱構造を備えた記録装置を提供することにある。 - 特許庁

A CPU for controlling reading of the HDD 1 and a CPU for decoding AV data read from the HDD 1 are used in common, and the memory 6 for temporarily storing the AV data read from the HDD 1 is utilized also for storing decoded AV data to reduce the number of CPUs and memories.例文帳に追加

HDD１の読み出し制御用のCPUとHDD１から読み出したAVデータのデコード処理用のCPUとを共通化し、HDD１から読み出したAVデータを一時的に格納するメモリ６を、デコード後のAVデータを格納するためにも利用し、CPUとメモリの数を減らす。 - 特許庁

The CPU modules (8-1 to 8-n) writes only data addressed to themselves to receiving FIFOs 23-1 to 23-n and only CPU modules (8-1 to 8-n) having received from the data from the peripheral function part 4 allow CPUs 11-1 to 11-n to perform interruption processings.例文帳に追加

ＣＰＵモジュール８−１〜８−ｎでは、自分宛のデータのみを受信ＦＩＦＯ２３−１〜２３−ｎに書き込み、周辺機能部４からデータを受け取ったＣＰＵモジュール８−１〜８−ｎにおいてのみ、ＣＰＵ１１−１〜１１−ｎに割り込み処理を行わせる。 - 特許庁

The main CPU of a main control board, in the care a RAM is initialized when the power is turned on, outputs a control signal (information initiation signal) to make the subsidiary CPUs of a lamp control board and a voice control board execute RAM clearance information.例文帳に追加

主制御基板のメインＣＰＵは、電源投入時にＲＡＭの記憶内容が初期化された場合、ランプ制御基板及び音声制御基板の各サブＣＰＵに対してＲＡＭクリア報知を実行させるための制御信号（報知開始信号）を出力する。 - 特許庁

To provide a camera system having a plurality of CPUs, that is, a host CPU and a slave CPU, by which the slave CPU is inspected with the same external control equipment in a camera state and a part assembly state and inspection at high speed is realized in the part assembly state.例文帳に追加

この発明は、主要ＣＰＵと従属ＣＰＵの複数のＣＰＵを有して、カメラ状態と部品組状態で同一の外部制御機器で従属ＣＰＵを検査可能で、且つ、部品組状態では高速に検査が可能なカメラシステムを提供することを目的とする。 - 特許庁

Through layering and arranging a plurality of spatial positions using a general control computer 1, a plurality of CPUs 21-24 under the control of the general control computer 1, are made to register the plurality of spatial positions and state data into attached high capacity memories 31-34 along with temporal data.例文帳に追加

統括コンピューター１により複数の空間的位置を階層化して整理し、統括コンピューター１の制御下にある複数のＣＰＵ２１〜２４に対して、複数の空間的位置及び複数の状態データを、時刻データと共に付属の大容量メモリー３１〜３４に登録させる。 - 特許庁

To provide a memory control circuit and a memory control method that prevent wasteful power consumption for a processing means on standby for use owing to a conflict when a plurality of processing means sharing a memory, such as CPUs and DSPs, conflict with one another in memory use.例文帳に追加

メモリを共有して使用するＣＰＵやＤＳＰといった複数の処理手段がメモリの使用について競合するとき、競合により使用を待機している処理手段のために無駄な電力を消費させないメモリ制御回路およびメモリ制御方法を得ること。 - 特許庁

The safety controller is provided with first and second CPUs 17 and 18 as control parts controlling safe output to an object of safe output control such as a magnet contactor based on safe input from an input device such as a safety door switch, and semiconductor output is given as safe output.例文帳に追加

セーフティドアスイッチなどの入力機器からの安全入力に基づいて、マグネットコンタクタなどの安全出力制御対象に対する安全出力を制御する制御部としての第１，第２のＣＰＵ１７，１８を備え、前記安全出力として半導体出力を与えるようにしている。 - 特許庁

A conversion tool 2 inputs a script 1 corresponding to different CPUs, and converts the inputted script 1 into test data 3 synchronizing with the clock of the bus of the CPU capable of verifying logics of blocks 4d-1 and 4d-2 connected to the bus of the CPU.例文帳に追加

変換ツール２は、異なったCPUに対応したスクリプト１を入力し、入力したスクリプトを、CPUのバスに接続するブロック４ｄ−１，４ｄ−２のロジックを検証可能な、当該バスのクロックに同期する試験データ３に変換する。 - 特許庁

After turning on power of a system, channel control CPUs 10, 13, 16 transmits version information of respective channel control software programs 9, 12, 15 of channel control sections 8, 11, 14 to a main CPU 3 of a main control section 1 via a control bus 7.例文帳に追加

装置の電源立ち上げ後、各回線制御部８，１１，１４のそれぞれの回線制御ソフト９，１２，１５のバージョン情報は、各回線制御ＣＰＵ１０，１３，１６によって、制御バス７を経由して主制御部１のメインＣＰＵ３へ伝達される。 - 特許庁

After the power source interruption signal is outputted, a reset signal is outputted from a reset signal circuit 80 to the respective control baseboards 20, 22, 24, 29 and 31 and a reset processing is performed to reset the CPUs of the control baseboards 20, 22, 24, 29 and 31.例文帳に追加

電源断信号出力後において、各制御基板２０,２２,２４,２９,３１に対してリセット信号回路８０からリセット信号が出力され、各制御基板２０,２２,２４,２９,３１のＣＰＵをリセット状態とするリセット処理が行なわれる。 - 特許庁

In the on-line diagnostic system, control data of alternating current signals and the sensor signals are transmitted by using the shielding layers L1 of high tension cables, between a control CPU 13 provided in the central control room and CPUs 21 of the slave units provided in the devices on the worksites.例文帳に追加

オンライン診断システムでは、中央制御室に設けられる制御用ＣＰＵ１３と、現場機器に設けられる子機ＣＰＵ２１との間で、高圧ケーブルの遮蔽層Ｌ１を用いて、交流信号の制御データ及びセンサ信号を伝送する。 - 特許庁

Each of the CPUs 20 and 30 counts the value of the timer for control individually used in various controls at a base routine, further decides the performance timing of the various controls on the basis of the timer value and also conducts corresponding processing when the timing arrives.例文帳に追加

各ＣＰＵ２０，３０は、各種制御で個々に使用する制御用タイマの値をベースルーチンにて計数し、更にそのタイマ値に基づいて各種制御の実施タイミングを判断すると共に、そのタイミングに到達すると該当する処理を実施する。 - 特許庁

A pending direction part 96 performs pending directions to temporarily stop issuance of requests relevant to reading of the data to the CPUs other than the corresponding CPU, in synchronization with outputting of the data of the address maintained in the cache line address information maintenance part 94 to the corresponding processor.例文帳に追加

ペンディング指示部９６は、キャッシュラインアドレス情報保持部９４に保持されたアドレスのデータが当該プロセッサへ出力されることに同期して、データのリードに関連するリクエストの発行を一時停止させるペンディング指示を該ＣＰＵ以外のＣＰＵに行う。 - 特許庁

In addition, a simultaneous execution mode in which execution starting timing of a user program by restoration from a breaking state is matched between the fist CPU and the second CPU is provided to minimize timing shift of user program execution by restoration from the breaking state between the CPUs.例文帳に追加

また、ブレーク状態からの復帰によるユーザプログラム実行開始タイミングが上記第１ＣＰＵ、第２ＣＰＵ間で一致可能な同時実行モードを設け、ブレークされた状態からの復帰によるユーザプログラム実行のタイミング的なずれを上記ＣＰＵ間で最小限に抑える。 - 特許庁