「cpus」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

A unit equipped with an LSI with a built-in CPU or a group of such LSIs includes both a means for accessing input interface parts 2a and 3a, output interface parts 2b and 3b, and an internal memory from built-in CPU cores 2c and 3c, and a means of mutual communications between the CPUs.例文帳に追加

ＣＰＵ内蔵ＬＳＩ、もしくは、該ＬＳＩ群を搭載したユニットにおいて、内蔵ＣＰＵコア２ｃ，３ｃから入力インタフェース部２ａ，３ａ、出力インタフェース部２ｂ，３ｂ、内部メモリにアクセスする手段とＣＰＵ相互で通信するための通信手段を設ける。 - 特許庁

When the same address in S (shared state) is registered in a cache tag 122 in CPUs 120 connected to the same CPU bus 130, the address is registered in S (shared state) to only one of the snoop-tags 111 corresponding to the CPU 120 to which the same address is registered.例文帳に追加

同一のＣＰＵバス１３０に接続されたＣＰＵ１２０同士でキャッシュタグ１２２にＳ（共有状態）の同じアドレスが登録される場合には，その同じアドレスが登録されるＣＰＵ１２０に対応するスヌープタグ１１１のいずれか１つにのみ，Ｓ（共有状態）でアドレスが登録されるようにする。 - 特許庁

The game machine 100 includes: an RTC 344 for outputting time information; and CPUs (Central Processing Unit) 311 and 341 for changing a present mode to a time setting mode that sets a time of the RTC 344 when sensing an operation of a predetermined operative button at energization through an operation of a power switch.例文帳に追加

遊技機１００は、時刻情報を出力するＲＴＣ３４４と、電源スイッチの操作による電源投入時に、予め定められた特定の操作ボタンの操作を検出したときに、ＲＴＣ３４４の時刻を設定する時刻設定モードに移行させるＣＰＵ３１１，３４１とを備える。 - 特許庁

A general control board (general CPU) determines notice patterns Y1 to Y9 (the performance contents of a game performance) by checking the type of a game performance stored and managed on the general control board side, and specifies the determined notice patterns Y1 to Y9 to respective control boards (respective subsidiary CPUs).例文帳に追加

統括制御基板（統括ＣＰＵ）は、統括制御基板側にて記憶管理している遊技演出種を確認して予告パターンＹ１〜Ｙ９（遊技演出の演出内容）を決定し、その決定した予告パターンＹ１〜Ｙ９を各制御基板（各サブＣＰＵ）に指示する。 - 特許庁

To provide a program operating device, a program write controller, a program write control method and a storage medium to enable realization of simplified and efficient rewriting works by enabling rewrite of control programs of a plurality of CPUs without using an exclusive external device.例文帳に追加

専用の外部装置を使用することなく、複数のＣＰＵの制御プログラムを書き換えることを可能とし、書き換え作業の簡略化、効率化を実現可能としたプログラム動作装置、プログラム書込制御装置、プログラム書込制御方法及び記憶媒体を提供する。 - 特許庁

As the CPU 20 of the M2 accesses a transfer monitor sensor of the M1 which is very close for an upper stream direction, even when the distance between the sensor PC 14 and the PC 21 is short, transfer monitoring by the plurality of CPUs is capable of providing the same effect as a transfer monitoring by a CPU.例文帳に追加

また、Ｍ２のＣＰＵ２０が直近上流のＭ１の搬送監視センサにアクセスすることにより、センサＰＣ１４、ＰＣ２１間の距離が短い場合であっても複数ＣＰＵによる搬送監視が１個のＣＰＵによる搬送監視と同一の効果を得ることができる。 - 特許庁

Power line communication circuits 3a, 3b connected to power lines 6 are provided, in addition to communication circuits 2a, 2b, and when communication circuits 2a, 2b detect a fault in the transmission line 5, CPUs 4a, 4b activate the power line communication circuits 3a, 3b to switch the communication path, thereby making the communication continue.例文帳に追加

通信回路２ａ、２ｂとは別に電源線６に接続された電源線通信回路３ａ、３ｂを備え、通信回路２ａ、２ｂが伝送路５の異常を検出すると、ＣＰＵ４ａ、４ｂが電源線通信回路３ａ、３ｂを機能させて通信路を切り替え、通信を継続させる。 - 特許庁

In constitution provided with a communication device group consisting of CPUs 1-1 to 1-n in a cluster system 1 and ports 5-1 to 5-n in a communication system, a transfer route is allocated/secured in order to form transfer routes to respective communication devices connected to a communication network in a multi-stage state.例文帳に追加

クラスタシステム１のＣＰＵ１−１〜１−ｎから通信システム５におけるポート５−１〜５−ｎまでの通信デバイス群を備える構成において、通信ネットワークの多段階接続のそれぞれの通信デバイス群に対する転送路を形成するための割り当て及び確保を行う。 - 特許庁

Then, in link layers of data transmission apparatuses 1 which operate in master and normal modes, after the completion of a physical layer initialization process, a link layer initialization process is performed in response to a reset exit process performed by their respective CPUs 4, and then the data transmission apparatuses 1 start data communication using their respective physical layers and link layers.例文帳に追加

次に、マスタおよび通常モードで動作するデータ伝送装置１のリンク層は、物理層初期化処理の終了後、それぞれＣＰＵ４のリセット解除処理によってリンク層初期化処理を行い、自装置の物理層およびリンク層を用いてデータ通信を開始する。 - 特許庁

The CPUs 5 and 6 respectively include upper communication processing parts 51 and 61, upper start processing parts 52 and 62, start request receiving timers 53 and 63, lower CPU state monitoring parts 54 and 64, upper start state storing parts 55 and 65 and lower start state storing parts 56 and 66.例文帳に追加

各上位ＣＰＵ５、６は、上位通信処理部５１、６１、上位起動処理部５２、６２、立ち上げ要求受信タイマ５３、６３、下位ＣＰＵ状態監視部５４、６４、上位立ち上げ状態記憶部５５、６５および下位立ち上げ状態記憶部５６、６６を含む。 - 特許庁

To shorten transfer time even whatever connecting relation between a plurality of CPUs and a plurality of main storage devices is when a certain CPU accesses only a specified main storage device in a crossbar device to switch the connecting relation.例文帳に追加

複数のＣＰＵと複数の主記憶装置との間の接続関係を切り替えるクロスバ装置において、或るＣＰＵが特定の主記憶装置しかアクセスしない場合、その関係がどのようなものであっても、転送時間を短縮できるようにする。 - 特許庁

Further, the pattern of the voltage conversion circuit and the integrated time of connection are held as a table, and connection between the plurality of CPUs and the voltage conversion circuit is controlled to be adjusted in the optimum manner referring to the integrated time of the connected state up to immediately before.例文帳に追加

さらに、電圧変換回路のパターンと接続の積算時間をテーブルとして保持し、複数のＣＰＵと電圧変換回路との接続を最適に調整できるように、直前までの接続状態の積算時間を参照して、接続を制御させる。 - 特許庁

Even when the state of the sewing apparatus is shifted from sewing mode to examination mode, the CPUs 101 and 151 read out the data from the result of the self-examination from the second memory area and display the result of the self-examination on a display 18a as required.例文帳に追加

そして、縫製装置が縫製状態から診断状態に移行しても、その第２の記憶領域からＣＰＵ１０１，１５１は自己診断結果のデータを読み出し、その自己診断結果を必要に応じてディスプレイ１８ａに表示する。 - 特許庁

The address offset addition circuits 21-1 and 21-2 add predetermined offset values to addresses output from processors (for example, CPUs) 20-1 and 20-2 that access a memory 10, respectively, and output the addition results.例文帳に追加

アドレスオフセット加算回路２１−１，２１−２は、メモリ１０に対するアクセスをそれぞれ行うプロセッサ（例えば、ＣＰＵ）２０−１，２０−２からそれぞれ出力されるアドレスに、所定のオフセット値をそれぞれ加算して加算結果をそれぞれ出力する。 - 特許庁

A CPU with one or more VMM (virtual machine monitor) invalidates an interrupt interception flag, executes an OS interrupt handler code during interrupt reception, and one or more CPUs validates the interrupt interception flag and executes an emulator in the VMM.例文帳に追加

ＶＭＭが１つ以上のＣＰＵで割り込み横取りフラグを無効化して割り込み受信時にＯＳの割り込みハンドラコードを実行させ、１つ以上のＣＰＵで割り込み横取りフラグを有効化して割り込み受信時にＶＭＭ内のエミュレータを実行させる。 - 特許庁

The pair of CPUs 22, 23 of a robot controller analyzes communication error detection data in the transmitted communication packet, and outputs OFF control signals to a first and a second electromagnetic contact control circuit according to the monitoring results and the result of analyzing the communication error detection data, to shut off power to a motor M41.例文帳に追加

ロボット制御装置の一対のＣＰＵ２２，２３は送信された通信パケットの通信エラー検出データを解析し、モニタ結果及び通信エラー検出データの解析結果に応じて第１、第２電磁接触器制御回路にＯＦＦの制御信号を出力し、モータＭ４１の電力を遮断する。 - 特許庁

When the first CPU then receives the monitor start request (4) from the external device, the command is transmitted from the first CPU to second CPUs (6, 8), and each CPU copies the data corresponding to the data request to its operational data, among the memorized data requests, from its RAM to its buffers (7, 9).例文帳に追加

その後、外部装置からのモニタ開始要求（４）が第１ＣＰＵに受信されると、第１ＣＰＵから第２ＣＰＵへ指令が行き（６，８）、各ＣＰＵは、記憶したデータ要求のうち、自己の演算データに対するデータ要求に該当するデータを自己のＲＡＭから自己のバッファにコピーする（７，９）。 - 特許庁

A semiconductor memory test device is newly added with a CPU 2, which is dedicated to conduct a defect analysis, a second defect analysis memory 8, which has a same constitution of a first defect analysis memory 7, and switching multiplexers 5 and 6 which mutually switch the two CPUs 1 and 2 and the two defect analysis memories 7 and 8.例文帳に追加

半導体メモリ試験装置に、不良解析専用のＣＰＵ２、第１不良解析メモリ７と同じ構成をもつ第２不良解析メモリ８、２個のＣＰＵ１、２および２個の不良解析メモリ７、８を相互に切換える切換用マルチプレクサ５、６を新たに追加する。 - 特許庁

A communication device which enables data communication between at least two CPUs (101 and 105) is provided with not-yet-transmitted data storage buffers (103 and 107) for storing data, which are not written in the ring buffers (109 and 112) of the dual port memory (104) among transmitted data.例文帳に追加

少なくとも２つのＣＰＵ（１０１、１０５）間のデータ通信を行うデータ通信装置において、送信データのうちデュアルポートメモリ（１０４）のリングバッファ（１０９、１１２）に書き込みを行っていないデータを格納するための未送信データ格納バッファ（１０３、１０７）を設ける。 - 特許庁

Respective CPUs 16, 16 which are provided on a pair of AC power supply units 21, 21 forming the power supply system control output power from the inverter 7 so that incoming power from a power system 4 may not drop to below reference incoming power.例文帳に追加

給電システムを構成する一対の交流電源装置２１，２１に備えた各ＣＰＵ１６，１６は、電力系統４からの受電電力が基準受電電力より下回らないように、インバータ７からの出力電力を制御する。 - 特許庁

The switching circuit 1 is provided to a switch 3 with CPUs 10 and 20; an input circuit 12 having a pull-up resistor R1 connected to one end of a constant voltage source B1; and an input circuit 22 having a pull-up resistor R2 connected to one end of a constant voltage source B2.例文帳に追加

スイッチ回路１は、スイッチ３に対して、ＣＰＵ１０、２０と、定電圧電源Ｂ１に一端が接続するプルアップ抵抗Ｒ１を有する入力回路１２と、定電圧電源Ｂ２に一端が接続するプルアップ抵抗Ｒ２を有する入力回路２２を備えている。 - 特許庁

The write controller has a function setting the authority for writing the data signal into the storage circuit by control of at least one CPU of the two CPUs 10, 11 to one CPU of the main CPU 10 and the sub CPU 11.例文帳に追加

ライトコントローラは、２個のＣＰＵ１０，１１のうち少なくとも一方のＣＰＵの制御によって、前記記憶回路にデータ信号を書き込む権限をメインＣＰＵ１０とサブＣＰＵ１１との何れか一方のＣＰＵに設定する機能を有する。 - 特許庁

In a program operating on the real-time OS, continuous task starting requirement (start_task()) about the plurality of prescribed tasks to the real-time OS is performed while interposing halt requirement (HALT()) of one or more CPUs between the plurality of pieces of the task starting requirement.例文帳に追加

リアルタイムＯＳ上で稼動するプログラムにおいて、リアルタイムＯＳに対する所定の複数のタスクについての連続的なタスク起動要求（ｓｔａｒｔ＿ｔａｓｋ（））を、該複数のタスク起動要求の間に１又は２以上のＣＰＵの停止要求（ＨＡＬＴ（））を介在させながら行うようにする。 - 特許庁

The simulator is provided with a control CPU (113), a simulation CPU (115), a memory (114a) allowed to be read out from both the CPUs (113 and 115), and a bus (116) for connecting the CPU (113) to the memory (114).例文帳に追加

制御ＣＰＵ（１１３）と、シミュレーション用ＣＰＵ（１１５）と、制御ＣＰＵ及びシミュレーション用ＣＰＵの両ＣＰＵから読書可能なメモリ（１１４ａ）と、シミュレーション用ＣＰＵとメモリとを接続するバスと（１１６）を備えている。 - 特許庁

The input/output control part 1 transmits data inputted to the debugging terminal 56 to a specified CPU among the plural CPUs (1)-(4) and transmits the data outputted from the respective debugging I/Fs (1)-(4) to the same debugging terminal 56.例文帳に追加

入出力制御部１は、デバッグ端子５６に入力されたデータを複数のＣＰＵ（１）〜（４）のうち指定されたＣＰＵに伝送すると共に各デバッグＩ／Ｆ（１）〜（４）から出力されるデータを同一のデバッグ端子５６に伝送する。 - 特許庁

A distribution system 1 is provided with driving-assist devices 10 which each are provided with geographical data storage parts, which store road data and CPUs which control the traveling of vehicles according the road data; and a distribution server 2 which is connected to the driving-assist devices 10 via a network N.例文帳に追加

配信システム１は、道路データを記憶した地理データ記憶部、及び道路データに沿って車両の走行制御を行うＣＰＵを備えた運転支援装置１０と、運転支援装置１０とネットワークＮを介して接続された配信サーバ２とを備えている。 - 特許庁

In a period when the access right to the shared resource is obtained by one CPU among the plurality of CPUs, the semaphore control part performs wait control, in response to the request of the access right from another CPU to the shared resource.例文帳に追加

上記セマフォ制御部は、上記複数のＣＰＵにおけるひとつのＣＰＵが上記共有リソースへのアクセス権を獲得している期間、他のＣＰＵから上記共有リソースへのアクセス権の要求に対してウェイト制御を行う。 - 特許庁

Consequently, a cooperative forecast controller 30 (CPU30b) applies data, which are saved into a data saving area AD, to the forecast rules, which are saved into the forecast rule saving area AR in the RAM 30d, and outputs control signals to CPUs 8b, 15b according to the forecasted results, by using the prescribed condition as a trigger.例文帳に追加

したがって、協調予測制御部３０（ＣＰＵ３０ｂ）は、所定の条件をトリガとして、ＲＡＭ３０ｄの予測ルール保存領域ＡＲに保存された予測ルールにデータ保存領域ＡＤに保存されたデータをあてはめ、予測結果に応じてＣＰＵ８ｂ，１５ｂに制御信号を出力する。 - 特許庁

The software radio equipment 1 comprises a central control signal processor 10, a programmable signal processor 20, and a radio communication board 30, wherein the central control signal processor 10 includes a plurality of CPUs 11 and 12 and the programmable signal processor 20 includes a plurality of FPGA groups 21 and 22.例文帳に追加

中央制御信号処理装置１０及びプログラマブル信号処理装置２０、無線通信ボード３０からソフトウェア無線機１を構成し、中央制御信号処理装置１０には複数のＣＰＵ１１・１２を、プログラマブル信号処理装置２０には複数のＦＰＧＡ群２１・２２をそれぞれ備える。 - 特許庁

The testing device 31 for the arbitration circuit 9 has an access test register 22 which falsely outputs an access type INST [2:0] to be output by a look-ahead mechanism control circuit 7 to an arbitration control circuit 9 when the CPUs 2, 3 access ROMs 5, 6.例文帳に追加

調停制御回路９のテスト装置３１によれば、アクセステストレジスタ２２は、ＣＰＵ２，３がＲＯＭ５，６に対して夫々アクセスを行う場合に、先読み機構制御回路７により調停制御回路９に対して出力されるアクセスタイプＩＮＳＴ［２：０］を夫々擬似的に出力する。 - 特許庁

To provide an image forming apparatus in which when a Web browser function is realized by controlling an image forming means and an operation displaying means by respectively different CPUs, an information processing apparatus performing communication according to an HTTP through an operation displaying controlling means can perform communication through an image forming controlling means, and can process the communication through respective ones as the same session.例文帳に追加

画像形成手段と操作表示手段とを各々異なるＣＰＵで制御してＷｅｂブラウザ機能を実現する際に、操作表示制御手段を介してＨＴＴＰに従って通信を行う情報処理装置が、画像形成制御手段を介した通信を可能にしたり、それぞれを介した通信を同一セッションとして処理可能にしたりする画像形成装置を提供する。 - 特許庁

The game machine includes: control ROMs (Read Only Memories) 12 and 14 for storing a performance program and an inspection program; CPUs (Central Processing Units) 11 and 13 for executing the programs stored in the ROMs 12 and 14; an interface 21 for receiving an input of a specified command; and interfaces 23 and 26 for outputting control signals of performance members.例文帳に追加

演出用のプログラムおよび検査用のプログラムを記憶した制御ＲＯＭ１２、１４と、制御ＲＯＭ１２、１４に記憶されたプログラムを実行するＣＰＵ１１、１３と、所定のコマンドの入力を受け付けるためのインターフェイス２１と、演出部材の制御信号を出力するためのインターフェイス２３、２６とを備える。 - 特許庁

According to one embodiment, when abnormal conditions of the information processing apparatus 10 are detected by the time-up of a watch dog timer, a BMC controller 110 of the information processing apparatus 10 generates an SMI/SCI interrupt; selects a CPU operating among a plurality of CPUs; and transmits memory dump data to a memory dump receiving server 30 connected to a network 11, in cooperation with the one CPU selected.例文帳に追加

実施形態によれば、ウォッチドッグタイマのタイムアップにより情報処理装置１０の異常を検出した場合、情報処理装置１０のＢＭＣコントローラ１１０はＳＭＩ／ＳＣＩ割り込みを発生し、複数のＣＰＵのうち動作する１つのＣＰＵを選択し、選択された１つのＣＰＵと協働してメモリダンプデータをネットワーク１１に接続されているメモリダンプ受信サーバ３０に送信する。 - 特許庁

When contents of a desired flash memory among plural flash memories are rewritten, a corresponding SIO among plural SIOs is connected to a program rewriting device 109 by a SIO switching selecting circuit 108 based on a control information from the program rewriting device 109, and serial communication is performed between the program rewriting device 109 and a corresponding CPU among plural CPUs.例文帳に追加

複数のフラッシュメモリのうち所望のフラッシュメモリを書き換える際、プログラム書き換え装置１０９からの制御情報に基づきＳＩＯ切り替え選択回路１０８により複数のＳＩＯのうち対応するＳＩＯをプログラム書き換え装置１０９に接続し、プログラム書き換え装置１０９と複数のＣＰＵのうち対応するＣＰＵとの間でシリアル通信を行う。 - 特許庁

When a supporting instruction is requested from any one of CPUs 10a, 10b and 10c to an FPU state decoding part 44 in the FPU connection control part 40, an FPU selecting part 30 is controlled so that the FPU in the inactive and idle state can be linked other request CPU on the basis of information in the FPU state register 42.例文帳に追加

ＣＰＵ１０ａ，１０ｂ，１０ｃのいずれかからＦＰＵ接続制御部４０におけるＦＰＵ状態解読部４４に要支援命令のリクエストがあると、ＦＰＵ状態レジスタ４２の情報に基づいて不動作で空いている状態のＦＰＵをリクエストをしたＣＰＵにつなぐようにＦＰＵ選択部３０を制御する。 - 特許庁

To reduce the load of CPUs built in respective cards in the case of monitoring many cards to be monitored for executing various processing installed in a radio base station or the like by a monitor and control card and to execute monitor and control similarly in a load reduced state even when the number of cards to be monitored is increased due to the extension of a system.例文帳に追加

無線基地局等に設けられた各種処理を行う多数の被監視カードを監視制御カードで監視する際に、互いのカードに設けられたＣＰＵの負荷を軽くすることができ、被監視カード数がシステムの拡張に伴い増加しても同様に負荷を軽減した状態で監視制御を行うこと。 - 特許庁

A frequency of communication between CPUs is set to a high frequency in a waiting state in order to make operability high and is set to a middle frequency at the time of zooming and is set to a low frequency at the time of photographing one frame in response to a release button, so that the load of the image processing CPU can be reduced to practically increase the processing speed.例文帳に追加

待ち受け状態では、操作性を良好にするために各ＣＰＵ間での通信頻度を「高」に設定されるが、ズーミング時には「中」に設定され、レリーズボタンに応答して１フレームの撮影を行うときには「低」に設定することにより、画像処理ＣＰＵの負荷を低減し、実質的な処理の高速化が図られる。 - 特許庁

The subsystem 5 performs data update processing, also attaches a time stamp to the attribute information 4a of the data and stores the data in the attribute file 9 inside the system 5 by issuing an update command to which the attribute information 4a of update object data is partially attached in the data update processing from the host CPUs 1 and 2 to the subsystem 5.例文帳に追加

ホストＣＰＵ１、２からＩ／Ｏサブシステム５へのデータ更新処理において、一部に更新対象データの属性情報４ａを付加した更新コマンドを発行することにより、Ｉ／Ｏサブシステム５は、データ更新処理とともに、本データの属性情報４ａをタイムスタンプを付加してＩ／Ｏサブシステム５の内部の属性ファイル９に格納する。 - 特許庁

Using sequences registered in the database of nucleic acids or proteins, i.e., the kind of database selected as the target, the homology search server 401 identifies the database, whereby the homology searches are conducted, using the number of usable CPUs defined by means of the homology search manager's terminal 408 for each target database selected.例文帳に追加

相同性検索サーバ４０１が選択されたターゲットとなるデータベースの種別である核酸もしくは蛋白質のデータベースをデータベースに登録されている配列で判別することにより、選択されたターゲットデータベースごとに相同性検索管理者端末４０８で定義した使用可能ＣＰＵ数分のＣＰＵを使用して相同性検索を行う。 - 特許庁

A CPU built-in PLC function module 12 having the PLC function and a CPU built-in HMI function module 18 having the HMI function of operation control or situation display of external equipment controlled by the PLC function module 12 are separatably connected to each other via a PLC bus, and mutual CPUs can asynchronously and independently operate and can communicate with each other via the PLC bus.例文帳に追加

ＰＬＣ機能を有したＣＰＵ内蔵のＰＬＣ機能モジュール１２とこのＰＬＣ機能モジュール１２により制御される外部機器の状況表示や操作制御のＨＭＩ機能を有したＣＰＵ内蔵のＨＭＩ機能モジュール１８とを相互にＰＬＣバスを介して分離可能に接続しかつ相互のＣＰＵを非同期独立に動作可能にすると共にＰＬＣバス経由で相互に通信可能とした構成。 - 特許庁

This device is provided with plural CPUs for controlling each part in a photograph processor, a program corresponding to each CPU, a means for operating the version-up of the program, a monitor for displaying and confirming the result of the version-up, and a control means for displaying the result of the version-up immediately after the end of the version-up.例文帳に追加

写真処理機において各部の制御を行う複数のＣＰＵと、複数のＣＰＵにそれぞれ対応したプログラムと、プログラムのバージョンアップを行う手段と、バージョンアップを行った結果を表示して確認するためのモニターと、バージョンアップが終了した後、直ちに、バージョンアップを行った結果を表示させる制御手段とを備えたことを特徴とする。 - 特許庁

The switch blades 20 include a crossbar 24 that selects two or more of the plurality of operation blades 10, comparators 25 that compare two or more packets emitted by CPUs that the two or more operation blades 10 selected by the crossbar 24 are provided with, and a crossbar 28 that transfers the compared packets to the I/O blades 30 based on comparison results of the comparators 25.例文帳に追加

スイッチブレード２０は、複数の演算ブレード１０のうちから二以上を選択するクロスバー２４と、クロスバー２４が選択した二以上の演算ブレード１０が備えるＣＰＵが発行した二以上のパケットを比較するコンパレータ２５と、コンパレータ２５の比較結果に基づいて、当該比較したパケットをＩＯブレード３０に転送するクロスバー２８と、を有する。 - 特許庁

A photographic printing device 10 comprises a plurality of distributed process units 12 to 16 which have their individual control CPUs and execute their allotted discrete stage processes and a main control unit 11 which are connected with each distributed process unit 12 to 16 through a data bus 21 and collectively controls the distributed process units 12 to 16.例文帳に追加

写真プリント装置１０は、個々に制御用ＣＰＵを持ちそれぞれ割り当てられた個別工程の処理を実行する複数の分散処理ユニット１２〜１６と、これら各分散処理ユニット１２〜１６とデータバス２１を介して接続され、各分散処理ユニット１２〜１６を統括的に制御するメインコントロールユニット１１とからなる。 - 特許庁

In the plant control system doubling central processing units(CPUs) and buses, an unused bus 32 is used as a bus for confirming or controlling communications to execute the connection or separation of a process I/O device 23 and the update of software in the CPU one side system at a time, so that the number of process I/O devices 23 can be increased or decreased.例文帳に追加

中央演算処理装置（ＣＰＵ）とバスを２重化したプラント制御システムにおいて、運用していないバス３２を通信確認又は調整用として使用し、プロセス入出力装置２３の接続又は切り離し、中央演算処置装置（ＣＰＵ）のソフトウェアの更新を片系ずつ行うことによって、プロセス入出力装置２３を増設又は削除するものである。 - 特許庁

In the CPU drive method and servo motor drive method, a first CPU 1 reads a desired program 22 from the program storage ROM 21, and writes the program 22 in program storage means 24-26 of other CPUs 3-5 through a CPU-to-CPU communication means 23 to drive driven bodies 6-8.例文帳に追加

本発明によるＣＰＵ駆動方法及びサーボモータ駆動方法は、第１ＣＰＵ（１）がプログラム格納ＲＯＭ（２１）から所望のプログラム（２２）を読み出し、ＣＰＵ間通信手段（２３）を介して他のＣＰＵ（３〜５）のプログラム格納手段（２４〜２６）にプログラム（２２）を一度に書き込み被制御体（６〜８）を駆動する方法である。 - 特許庁