「data-bit」に関連した英語例文の一覧と使い方(115ページ目) - Weblio英語例文検索

To provide an optical disk reproducing apparatus that warns a user about the occurrence of abnormal conditions of reproduction when a bit rate of video data recorded in an optical disk is higher than a maximum transfer rate of an optical disk reading apparatus.例文帳に追加

光ディスクに記録された映像データのビットレートが光ディスク読取り装置の最大転送速度より高い場合に、再生の異常発生についてユーザに警告することが可能となる光ディスク再生装置を提供する。 - 特許庁

To minimize noise radiated from wiring when jet signals for selecting the operating mode of a nozzle, composed of bit data of the predetermined number of digits not less than 3 bits, are continuously transmitted to a liquid droplet jet head.例文帳に追加

３ビット以上の所定桁数のビットデータで構成された、ノズルの動作態様を選択するための噴射信号が液滴噴射ヘッドへ続けて送信される際の、配線から放射されるノイズを極力低減すること。 - 特許庁

When the most significant bit b8 of a binary counter 30 is "L", each input signal INi is sampled by a sample-and-hold part 10 and digital signals Di held in each data holding part 50_i are sequentially selected by a selector 60 and outputted.例文帳に追加

２進カウンタ３０の最上位ビットｂ８が“Ｌ”の時、各入力信号ＩＮｉがサンプル・ホールド部１０でサンプリングされ、各データ保持部５０_ｉに保持されたディジタル信号Ｄｉがセレクタ６０で順次選択されて出力される。 - 特許庁

To provide a character display method, a device and a program which can display typeface bit data of not only Japanese but also other foreign languages, such as Chinese and Korean, even for a terminal that is relatively low in the CPU throughput.例文帳に追加

ＣＰＵの処理能力が比較的低い端末であっても、日本語に限らず、中国語、韓国語等のような他言語の字形ビットデータを高速に表示することができる文字表示方法、装置及びプログラムを提供する。 - 特許庁

Thus, since raising to the over-drive potential is not performed sharply, but performed stepwise, an influence on other bit lines through parasitic capacitance is reduced and the malfunction caused by the data inversion is prevented.例文帳に追加

このように、オーバードライブ電位への引き上げを急激に行うのではなく、段階的に引き上げを行っていることから、寄生容量を介して他のビット線に与える影響が低減され、データ反転による誤動作が防止される。 - 特許庁

The performance of the wiring module is made high by minimizing the complexity of an interconnect network through the direct mapping of a control/data flow graph, and the performance of the arithmetic module is made high by a dedicated arithmetic circuit based upon a bit-serial architecture.例文帳に追加

コントロール／データフローグラフの直接マッピングにより、相互結合網の複雑さを最小化し配線モジュールを高性能化するとともに、ビットシリアルアーキテクチャに基づく専用演算回路により演算モジュールを高性能化する。 - 特許庁

Then, in an ONU 30 that corresponds to a high speed bit rate to which an optical signal from the OLT 10 has been applied via a power splitter 2, error correction of the reception data is performed, thereby attaining improvement in the reception sensitivity of the ONU 30.例文帳に追加

そして、ＯＬＴ１０からの光信号がパワースプリッタ２を介して与えられる高速ビットレート対応のＯＮＵ３０において、受信データの誤り訂正処理を行うことで、該ＯＮＵ３０の受信感度改善を図る。 - 特許庁

For example, a dxf file format (1) is employed and passed to a DXF data conversion module 2-1 in a converter 2 to convert a coating shape into a bit map file.例文帳に追加

例えばユーザー側で使用しているＣＡＤシステムで所望の塗布形状を作成し、例えばｄｘｆファイルフォーマットとし（１）、これをコンバータ２内のＤＸＦデータ変換モジュール２−１へ受け渡し、塗布形状をビットマップファイルへ変換する。 - 特許庁

This printer driver in a printer system is configured to generate an intermediate code in each predetermined print range from a print command, and to output an intermediate code to the controller of a printer, and to develop bit map image data from the intermediate code to the controller.例文帳に追加

印刷コマンドから所定の印刷範囲毎の中間コードを生成し，プリンタのコントローラに当該中間コードを出力し，当該コントローラに中間コードからビットマップ画像データを展開させるプリンタシステムにおけるプリンタドライバである。 - 特許庁

A guide shaft 16 is inserted in the through- hole of the core bit connection shaft 13, and the lead wire 19 connected to the strain gauge G and data logger P fixed to matter to be measured at both ends thereof is inserted into the guide shaft 16.例文帳に追加

コアビット接続軸１３の貫通孔にガイドシャフト１６が挿入され、計測対象物体に固着されたひずみゲージＧ及びデータロガーＰに両端が絹線されたリード線１９がガイドシャフト１６に挿し通されている。 - 特許庁

In the case of giving an instruction for image record of the concerned job from the host computer 1010, the printer 1020 records an image instructed by the bit map record data stored in the printer interior, whereby the time required for recording the image can be reduced.例文帳に追加

ホストコンピュータ１０１０から当該ジョブの画像記録を指示した場合に、プリンタ１０２０は、プリンタ内部に格納されているビットマップ記録データを用いて指示された画像を記録することで、画像を記録時間を短縮できる。 - 特許庁

Since big winning judging processing is performed based on the referring result, processing (big winning judging processing) for deciding a game state is simplified by processing of referring to the bit data, threby processing efficiency is improved.例文帳に追加

そして、その参照結果に基づいて大当たり判定処理を行うので、ビットデータを参照するという処理で、遊技状態を決定する処理（大当たり判定処理）を簡易にして、処理効率を改善することができる。 - 特許庁

The semiconductor device 1 also includes an address controller 44 controlling so as to use the repair register 51 during writing or reading of data of the address of the defective bit, based on the address retained in the eFuse macro 13 at the time of power-on-reset.例文帳に追加

また、半導体装置１は、パワーオンリセット時にeFuseマクロ１３に保持されたアドレスに基づいて、ビット不良のアドレスへのデータの書き込みまたは読み出し時にリペアレジスタ５１を使用するように制御するアドレスコントローラ４４とを有する。 - 特許庁

The synthesis mode data indicating the changed over synthesis mode is optically recorded by an imprinting LED 58 in the optical information region in an upper part on the outer side of a photographic region for one frame component of the film in the form of information bit.例文帳に追加

そして、切換えられた合成モードを示す合成モードデータを情報ビットの形態でフィルムの１コマ分の撮影領域の外側で上部の光学情報領域に、写し込みＬＥＤ５８により光学的に記録する。 - 特許庁

A timing control circuit 110 being a group of the X control circuit, the Y control circuit, and the data bit supply circuit is provided along the X direction so as to face the sample-and-hold circuit 130 with the X address decoder 120 between them.例文帳に追加

Ｘ制御回路、Ｙ制御回路およびデータビット供給回路の一群であるタイミング制御回路１１０を、サンプル・ホールド回路１３０に対し、Ｘアドレスデコーダ１２０を挟んで対向するように、かつ、Ｘ方向に沿って設ける。 - 特許庁

Each BS selects a power level and a modulation coding scheme (MCS) level for transmitting the data to each MS on the downlink channels on the basis of the CSI and ICI, such that a bit rate is maximized and the ICI is minimized.例文帳に追加

各ＢＳは、ＣＳＩ及びＩＣＩに基づいて、ビットレートを最大にし、かつＩＣＩを最小にするように、データをダウンリンクチャネル上で各ＭＳに送信するための電力レベル及び変調符号化方式（ＭＣＳ）レベルを選択する。 - 特許庁

To provide a chapter position setting method and a disk recording apparatus capable of automatically properly setting chapter positions at an equal interval independently of various standards and bit rates during recording of contents data on a disk.例文帳に追加

ディスクにコンテンツデータを記録中に、各種規格およびビットレートによらずに、自動的に適切な等間隔のチャプタ位置を設定することができるチャプタ位置設定方法およびディスク記録装置を提案することを目的とする。 - 特許庁

The optional data are recorded on at least one track adjacent to the test track repetitively by an adjacent track recording frequency obtained based on the disk circumferential temperature measured by the thermistor 60 to acquire a second bit error rate.例文帳に追加

サーミスタ６０によって測定されたディスク周辺の温度に基づいて得られた隣接トラック記録回数だけ反復してテストトラックに隣接した少なくとも一つのトラックに任意のデータを記録して第２ビットエラー率を獲得する。 - 特許庁

A command superposing block configured to superpose, at an analog level, each bit of command data for commanding the imaging apparatus in other than a section in which a synchronous signal component of the reference signal is included is provided in the processing apparatus to perform transmission via the analog transmission path.例文帳に追加

処理装置内に、リファレンス信号の同期信号成分が含まれる区間以外に、撮像装置に対して指示するコマンドデータの各ビットをアナログレベルで重畳するコマンド重畳部を設けて、アナログ伝送路で伝送する。 - 特許庁

To provide a stamp making device which can make available the unique stamping surface and imprint peculiar to a stamp making device, based on bit data representing a similar imprint image and prevent the imprint and a stamp from being forged, as well as a stamp making method, a printer and a printing method.例文帳に追加

同じ印影画像を表すビットデータに基づいて装置独自の印面・印影が得られ、印影偽造やスタンプ偽造を防止しうるスタンプ作成装置、スタンプ作成方法及び印刷装置、印刷方法を提供する。 - 特許庁

A bit data converter 313 specifies a first pixel, where an image is projected by applying a drive current which is not higher than the threshold current to LDs (laser diodes) 361, 362, and a second pixel where an image is projected by applying a drive current over the threshold current.例文帳に追加

ビットデータ変換器３１３は、ＬＤ３６１，３６２に閾値電流以下の駆動電流が与えられて投影される第１の画素と、閾値電流を超える駆動電流が与えられて投影される第２の画素と、に特定する。 - 特許庁

Memory cells are arranged so that data of one bit is stored by memory cells (MC1, MC2) of two bits, a plate electrode (CP) of a memory cell capacitor and a gate electrode (WL0-WL3) of a memory cell transistor are formed by the same manufacturing process.例文帳に追加

２ビットのメモリセル（ＭＣ１，ＭＣ２）で１ビットのデータを記憶するようにメモリセルを配置し、メモリセルキャパシタのセルプレート電極（ＣＰ）とメモリセルトランジスタのゲート電極（ＷＬ０−ＷＬ３）を同一製造工程で形成する。 - 特許庁

The control circuit 1 measures how many times the specific bits are inserted and controls a selector 10 to use data before the processing by the specific bit inserting means 9 if the compressibility is possibly exceeded in the worst case.例文帳に追加

制御回路１にて特定ビット挿入の回数を計測し、最悪ケースでの圧縮率をオーバーする可能性がある場合に、特定ビット挿入手段９の処理前のデータを使用するようにセレクタ１０を制御する。 - 特許庁

During processing of the first decoding processing by the decoding part, a decoding table creating part stores in a decoding table memory the bit position of encoded data of the (P×n+1)th ((n) is an integer of ≥1) pixel block in the horizontal direction and a DC prediction value.例文帳に追加

復号テーブル作成部は、復号部の第１復号処理ステージの処理中、水平方向Ｐ×ｎ＋１（ｎは１以上の整数）個目の画素ブロックの符号化データのビット位置とＤＣ予測値を復号テーブルメモリに格納する。 - 特許庁

In the method for deleting the data from the NAND type nonvolatile memory, the charges stored in a charge accumulating layer of the nonvolatile memory element are released by applying potentials to a bit line, a source line and a control gate.例文帳に追加

ＮＡＮＤ型不揮発性メモリにおけるデータの消去方法において、不揮発性メモリ素子における電荷蓄積層に格納された電荷の放出について、ビット線、ソース線、及び制御ゲートに電位を印加することにより行う。 - 特許庁

The data RAM is constituted not having the number of bit fixed, but having plural 1-byte blocks bundled and also controlled by supplying a signal for specifying 'which area is accessed' and the address of the area from the address control circuit.例文帳に追加

また、データＲＡＭをビット数が固定の構成ではなく、１バイト毎のブロックを複数束ねた形式にし、アドレス制御回路から「どのエリアにアクセスするか」を識別する信号と、そのエリアのアドレスを与えて制御することを特徴とする。 - 特許庁

The multiplex processing section has in advance a multiplex frame set by assuming a maximum transmission capacity to be required, and stores bit data on an input digital signal in a time slot set by the multiplex frame to generate a multiple signal.例文帳に追加

多重処理部は、要求される最大の伝送容量を想定して設定される多重フレームを予め有し、入力されるデジタル信号のビットデータを多重フレームで設定されるタイムスロットへ格納して多重信号を作成する。 - 特許庁

Encryption and decrypting circuit selects all encryption key lengths so as to be multiples of 8 bits and selects all processing units of encryption data so as to be 8-bit multiples to reduce the scale of hardware adaptive to a plurality of encryption systems.例文帳に追加

暗号化、復号化回路は、全ての暗号鍵長を８ビットの整数倍に選択するとともに、暗号化するデータの処理単位も全て８ビットの整数倍に選択し、複数暗号方式への対応ハードウエア規模を低減する。 - 特許庁

For example, in a case of a many-valued logic NAND type flash memory provided with the ECC circuit in which an allowable bit number n per page is made to 4 bits, at the time of data write operation, write loop is repeated while stepping up a word-line voltage.例文帳に追加

たとえば、１ページあたりの許容ビット数ｎが４ビットとされたＥＣＣ回路を備える多値論理のＮＡＮＤ型フラッシュメモリの場合、データ書き込み動作時に、ワード線の電圧をステップアップしながら書き込みループを繰り返す。 - 特許庁

In the encoder 1, the repetitive encoder 10 performs repetitive encoding where the repetitive number is varied for each bit constituting the input data D1 in response to a control signal S delivered from the setter 40.例文帳に追加

この符号化装置１において、繰り返し符号化器１０は、設定器４０から供給される制御信号Ｓに応じて、入力データＤ１を構成する各ビット毎に繰り返し数を変化させた繰り返し符号化を行う。 - 特許庁

The quantized bit stream may also be re-quantized using a second quantization step to generate a second description of compressed data, wherein the second quantization step is determined based on a second required scaling of the reference quantization step.例文帳に追加

前記量子化ビットストリームは、圧縮データの第２の記述を生成するために第２の量子化ステップを使用して再量子化され、前記第２の量子化ステップは前記基準量子化ステップの第２の必須スケーリングに基づき決定される。 - 特許庁

The network makes the image forming device 1 receive the processing content information NI (#141), execute image processing based on the received processing content information NI (#142), and transmit bit map data GB of the image obtained from the result to the terminal device 3 (#144).例文帳に追加

画像形成装置１に、処理内容情報ＮＩを受信させ（＃１４１）、受信した処理内容情報ＮＩに基づいて画像処理を実行させ（＃１４２）、その結果得られた画像のビットマップデータＧＢを端末装置３に送信させる（＃１４４）。 - 特許庁

A selector S1 converts a pixel value of input image data into 0 and outputs it when the pixel value is "1" and when a pattern bit value of a corresponding position is "0", and outputs the pixel value as it is in the other case.例文帳に追加

セレクタＳ１は、入力画像データの画素値が「１」であり且つ対応する位置のパターンビット値が「０」である場合には、その画素値を０に変換して出力し、それ以外の場合にはその画素値をそのまま出力する。 - 特許庁

An output of the OR gate 510 is inputted to the right shifter 511, and a bit number (code length of variable length code word 1 + number of bits of additional data 1) measured by a code length measuring instrument 530 is further inputted to the right shifter 511.例文帳に追加

ＯＲゲート５１０の出力は右シフタ５１１に入力され、更に右シフタ５１１には符号長計測器５３０により計測されたビット数（可変長符号語１の符号長＋付加データ１のビット数）が入力される。 - 特許庁

A write-in signal 310 is made a logical high voltage level, a write-in pass gate 300 is turned on, and an I/O data line 145 is electrically connected to the pair of bit line 110.例文帳に追加

第二伝達ゲートをターンオフさせてセンスアンプをビット線から分離させ且つ第一伝達ゲートをターンオンさせてデータ線をビット線へ接続させることによってデータビットを表す電圧レベルを直接的にビット線上にロードさせる。 - 特許庁

A layout if a data path system is formed in bit slices.例文帳に追加

ワード線と直交する方向に形成されるデータ線に対して、データ線の延伸方向にデータラッチ３００、マルチプレクサ６０１，６０２、ＥＣＣ回路部４０１、入出力回路部５００を列状に隣接して配置し、データパス系のレイアウトをビットスライス状に形成する。 - 特許庁

To provide an automatic unit testing system capable of handling an interruption processing and bit data and provided with functions for setting an initial value to a variable, perfing a type definition independent of a processor, coping with an alias variable and outputting performance information, etc.例文帳に追加

割込み処理やビットデータを扱うことができ、変数への初期値設定やプロセッサ非依存の型定義、別名変数への対応、性能情報の出力等の機能を備えた自動単体試験システムを提供する。 - 特許庁

The inter-data logical arithmetic operation of the pair bit lines of both memory blocks is performed by activating the logical arithmetic circuits, and the logical arithmetic results are simultaneously written to all Y addresses of selected X address in at least one memory block.例文帳に追加

この論理演算回路の活性化により、両メモリブロックのペアビット線のデータ間の論理演算を行い、その論理演算け結果を少なくとも１つのメモリブロック内の選択Ｘアドレスの全Ｙアドレスに同時に書込む。 - 特許庁

The voltage VIN of an input analog signal is amplified by a first differential amplifier AMP1 with the voltage VM as the reference and low-order bit data is obtained by a position that the obtained SUBIN occupies between the voltage SUBH and the voltage SUBL.例文帳に追加

入力アナログ信号の電圧Ｖ_INは第１の差動増幅器ＡＭＰ_1 によって電圧Ｖ_M を基準に増幅され、得られた電圧ＳＵＢ_INが電圧ＳＵＢ_H と電圧ＳＵＢ_L との間に占める位置によって下位ビットデータが求められる。 - 特許庁

Differential coding is carried out after an information symbol conversion unit 1-1 converts a data bit series to an information symbol signal series, and a training signal creation unit 1-2 creates a designation code series in a radio transmission station and a radio receiving station.例文帳に追加

情報シンボル変換部１−１は、データビット系列を情報シンボル信号系列に変換し、トレーニング信号生成部１−２は、無線送信局と無線受信局とで指定符号系列を生成した後、差動符号化する。 - 特許庁

The data write current flows by turning on the drive switch of the intermediate node and one of the drive switches on both ends according to positional relation of a selected memory cell and the middle node in the bit line of the selected column.例文帳に追加

選択列のビット線において、選択メモリセルと中間ノードとの位置関係に応じて、中間ノードの駆動スイッチと、一端側および他端側の一方の駆動スイッチとがオンすることによって、データ書込電流が流される。 - 特許庁

The memory cell array 4 stores and holds data in a plurality of magnetoresistive elements connected to a word line WLy (y=0, 1, ..., 2n, 2n+1, ...), and a bit line BLix, and a source line SLix (i=0, 1, ..., m, ..., M; x=0, 1).例文帳に追加

メモリセルアレイ４は、それぞれワード線ＷＬｙ（ｙ＝０，１，…２ｎ，２ｎ＋１，…）、ビット線ＢＬｉｘ及びソース線ＳＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）に接続された複数の磁気抵抗素子に対してデータを記憶保持する。 - 特許庁

As dummy circuits, the SRAM10 is provided with dummy word lines DWL and a plurality of dummy cells 22 connected to the dummy word lines DWL and dummy bit lines DBL and XDBL which are used to read data from a dummy cell 22a.例文帳に追加

ＳＲＡＭ１０には、ダミー回路として、ダミーワード線ＤＷＬと、該ダミーワード線ＤＷＬに接続される複数のダミーセル２２と、ダミーセル２２ａからデータを読み出すためのダミービット線ＤＢＬ，ＸＤＢＬとが設けられている。 - 特許庁

The hash unit outputs a result, in which the key K, the first padding P_1, the data M, the second padding P_2, the key K, the third padding P_3 and the additional bit π are combined in this order and are converted by the hash function, as a message authenticator τ.例文帳に追加

ハッシュ部は、 鍵Ｋ、第１パディングＰ_１、データＭ、第２パディングＰ_２、鍵Ｋ、第３パディングＰ_３、付加ビットπの順番で結合されたビット列をハッシュ関数で変換した結果を、メッセージ認証子τとして出力する。 - 特許庁

A system 100 that carries out this bit array conversion method includes the 1st and 2nd registers 21 and 22 which store the 1st and 2nd data having same number of bits, a register part 20 having a 3rd register 23 and an array conversion control part 40.例文帳に追加

この発明の方法を実施するためのシステム１００は、同数ビットの第１，第２のデータを格納する第１，第２のレジスタ２１，２２と、第３のレジスタ２３とを具備するレジスタ部２０と、配列変換制御部４０とを有する。 - 特許庁