「data-bit」に関連した英語例文の一覧と使い方(111ページ目) - Weblio英語例文検索

A data cell identification number of the unit 85 to be stored in the navigation pack 86 is set based on recordable time of one preliminarily specified data cell or recordable time of one data cell which is calculated from bit rate of the video object and recording capacity of a recording medium and actual recording time and in addition, ending time of reproduction, an ending address of reference picture are preset.例文帳に追加

ナビゲーションパック８６内に格納されるユニット８５のデータセル識別番号を予め指定した１データセルの記録可能時間又はビデオオブジェクトのビットレートと記録媒体の記録容量から算出された１データセルの記録可能時間と実際の記録時間とから設定し、また、再生終了時間、リファレンスピクチャ終了アドレスを予め設定する。 - 特許庁

When print data are stored using a PC into a USB memory (Y in S1), image data (bit map) of an icon (S6) selected via a dialog, an icon (S13) indicating a title inputted via the dialog or an icon (S15) indicating a document name is generated and written into the USB memory in association with the print data (S8).例文帳に追加

パソコンでＵＳＢメモリに印刷データを保存する場合（Ｓ１：Ｙ）、ダイアログを介して選択されたアイコン（Ｓ６）、上記ダイアログを介して入力されたタイトルを表示するアイコン（Ｓ１３）、または、ドキュメント名を表示するアイコン（Ｓ１５）の画像データ（ビットマップ）が生成され、上記印刷データと対応付けてＵＳＢメモリに書き込まれる（Ｓ８）。 - 特許庁

A clock gating control circuit 40 imparts a synchronization clock CLK2a to the synchronization register 20 only when discordance between input data and output data of the synchronization register 20 occurs, and a clock gating control circuit 50 imparts a synchronization clock CLK2b to the synchronization register 30 only when discordance between input data and output data of the synchronization register 30 occurs and when a bit width designation signal BT8 is in an L level.例文帳に追加

クロックゲーティング制御回路４０は、同期化レジスタ２０の入力データおよび出力データの不一致が発生したときのみ同期化クロックＣＬＫ２ａを同期化レジスタ２０に与え、クロックゲーティング制御回路５０は、ビット幅指定信号ＢＴ８がＬレベルであり、同期化レジスタ３０の入力データおよび出力データの不一致が発生したときのみ同期化クロックＣＬＫ２ｂを同期化レジスタ３０に与える。 - 特許庁

An interleave circuit 204 having a plurality of schemes for rearranging data is used to select data wherein the number of the same bit streams is small, from a plurality of data after rearrangement processing by an interleave output selector circuit 205 and inputting the selected data to a mapping circuit 206, thereby reducing the difference between the maximum amplitude value of an OFDM signal generated by an inverse Fourier transform circuit 207 and the average amplitude value.例文帳に追加

データの並び替え方式を複数持つインタリーブ回路２０４を用い、複数の並び替え処理後のデータのうちから同一のビット列の数が少ないデータをインタリーブ出力選択回路２０５で選択してマッピング回路２０６へ入力することで、逆フーリエ変換回路２０７で生成されるＯＦＤＭ信号の最大振幅値と平均振幅値の差を小さくすることが可能になる。 - 特許庁

This seed generation circuit has: an oscillator circuit 10 continuously or intermittently oscillating; a smoothing circuit 20 controlling appearance frequency of '0' and '1' in a digital data string outputted from the oscillator circuit and outputting the digital data string as time series data; and a genuineness circuit 30 generating a seed of one bit by an arithmetic process using a plurality of bits among the time series data.例文帳に追加

連続的または断続的に発振する発振回路（１０）と、前記発振回路から出力されたデジタルデータ列における「０」と「１」との出現頻度を制御して時系列データとして出力する平滑回路（２０）と、前記時系列データのうちの複数のビットを用いた演算処理により、１ビットのシードを生成する真性化回路（３０）と、を備えたことを特徴とするシード生成回路を提供する。 - 特許庁

A visible-light communication apparatus for receiving data included in visible light from a transmitting side includes: a camera 12 for photographing an emission source 10 of visible light; and a computer 13 for detecting a preamble of data included in visible light based on a luminance value of an image inputted by the camera 12 and extracting a data bit train of the data from the image in accordance with the preamble.例文帳に追加

送信側からの可視光に含まれるデータを受信する可視光通信装置において、可視光の発光源１０を撮影するカメラ１２と、カメラ１２により入力される画像の輝度値に基づいて可視光に含まれるデータのプリアンブルを検出し、このプリアンブルに基づいて当該データのデータビット列を画像中から抽出するコンピュータ１３を有する可視光通信装置である。 - 特許庁

To overcome the problem with an apparatus for forwarding packets, wherein a latency to BANK active, read command input, and data output, and a BANK precharge after data transfer are required for accessing data when the apparatus uses a versatile DRAM memory of low bit unit price and large capacity for achieving high-speed access of forwarding information stored in a storage apparatus, and as a result, the transfer efficiency of data is not raised.例文帳に追加

フォワーディング処理を行う装置は記憶装置に格納されたフォワーディング情報の高速アクセスを実現するために大容量でビット単価が安価な汎用のＤＲＡＭメモリ使用する場合にはデータをアクセスするためにＢＡＮＫアクティブ、リードコマンド入力、データ出力までのレイテンシーおよびデータ転送後のＢＡＮＫプリチャージが必要となりデータの転送効率が上がらないことが課題となる。 - 特許庁

The Cambell measurement system 5 is provided with a summing operation means 9 for summing a plurality of sampling values composing data S1 and obtaining a second digital data S2 having an accuracy with larger bit number than the data S1, a power operation means 10 for obtaining a square average based on the data S2 and the Cambell measurement means 11 converting the square average to reactor power.例文帳に追加

キャンベル計測系５は、変換器３からの第１のディジタルデータＳ１を成す複数個のサンプリング値を足し合わせてそのデータＳ１よりもビット数の大きい精度をもつ第２のディジタルデータＳ２を取得する和演算手段９と、このデータＳ２に基づいて２乗平均値を求めるパワー演算手段１０と、その２乗平均値を原子炉出力に変換して評価するキャンベル計測評価手段１１とを備える。 - 特許庁

A data converting circuit converting parallel data of a plural of bits read out from a memory cell section to serial data has a selector control section generating a control signal based on burst length information and address information, and a selector section receiving parallel data of a plural of bits, selecting the prescribed number out of the plural of bits based on the control signal, and outputting the selected bit in serial.例文帳に追加

メモリセル部から読み出された複数ビットのパラレルデータをシリアルデータに変換するデータ変換回路は、バースト長情報とアドレス情報に基づいて制御信号を生成するセレクタ制御部と、前記複数ビットのパラレルデータを受け、前記制御信号に基づいて前記複数ビットのうちの所定数を選択し、その選択したビットをシリアルに出力するセレクタ部を有することを特徴とする。 - 特許庁

To provide a semiconductor device in which wasteful charging and discharging currents can be prevented from being made to flow to the bit line of a reference potential side while a sense amplifier senses and when shift is made from precharging in a memory cell to data reading.例文帳に追加

センスアンプによるセンス中や、メモリセルにおけるプリチャージからデータの読み出しに移る際に、参照電位側のビット線に無駄な充放電電流が流れるのを防止できる半導体装置を提供する。 - 特許庁

When a display device which performs multi-gradation display by a sub-field driving system displays 8-bit video data with 28 gradations, one field is equally divided into 8 sub-fields which are 1st to 8th sub-fields SF0 to SF7.例文帳に追加

８ビットの映像データによる階調数２^８の階調表示を行う場合、１フィールドを１／８を均等分割して、第１サブフィールドＳＦ０から第８サブフィールドＳＦ７までの８個のサブフィールドを生成する。 - 特許庁

Then '1' and '0' are corresponding to available and unavailable states of the facilities in every unit period, and the available time information are defined as the 7m-bit data.例文帳に追加

このとき、一週間を７ｍ（ｍは正数）個の単位期間に分割し、その単位期間毎に営業中であれば「１」を対応させ、営業中でなければ「０」を対応させて、営業時間情報を７ｍビットのデータとする。 - 特許庁

To solve a problem of a conventional disk playing-back apparatus that cannot have reproduced other program having been already recorded or record a new program during dubbing in the case of bit rate conversion or dubbing data in a hard disk into a DVD-R.例文帳に追加

従来のディスク再生装置において、ビットレートの変換やハードディスクからＤＶＤ−Ｒにダビングする場合には、ダビング中に既に録画した他の番組を再生したり、新たに録画することが出来ない。 - 特許庁

When the number of bits of data to be received is set in a number of bit setting register 2, reception clocks mutually independent on each reception register 5, 6, 7, and 8 are generated according to the number of bits from a reception clock generating circuit 3.例文帳に追加

受信するデータのビット数をビット数設定レジスタ２に設定すると、受信クロック発生回路３からそのビット数に応じて各受信レジスタ５、６、７、８に互いに独立した受信クロックが発生される。 - 特許庁

To reduce errors without the need for expansion of the bit length or for additional bits in the case of hierarchical coding where high-order hierarchical data are generated by a sum or a mean value of four adjacent pixels in a low-order layer.例文帳に追加

下位階層の隣接する４画素の合計値または平均値によって上位階層データを形成する階層符号化において、ビット長の拡張または付加ビットを必要とせずに誤差を軽減する。 - 特許庁

Further, various display icons are stored in a form of vector information and this method is realized without the need for provision of a plurality of kinds of icon data by carrying out bit map image drawing in response to the display size calculated by the number of the icons.例文帳に追加

また各種表示用アイコンはベクタ情報として保持し、アイコンの数から算出される表示サイズに応じたビットマップ描画を行うことにより複数種類のアイコンデータを持たずに実現できる。 - 特許庁

The predetermined range is designated at the time of encoding, and data structure stored as information is also defined in an encoded bit stream, so that reduction of motion vectors similar to that in encoding is also enabled in decoding.例文帳に追加

所定範囲は符号化時に指定され、符号化されたビットストリームの中にも情報として格納されるデータ構造を定義するので、復号化においても符号化と同様の動きベクトルの削減を可能となる。 - 特許庁

The means for measuring the prescribed length mark signal detects a specified pattern containing the 2T mark from the bit array pattern of information data, and measures a 2T mark amplitude value only corresponding to the 2T mark contained in the specified pattern.例文帳に追加

所定長マーク信号測定手段は、２Ｔマークを含む特定パターンを情報データのビット配列パターンから検出して、特定パターンに含まれる２Ｔマークにのみ対応する２Ｔマーク振幅値を測定する。 - 特許庁

An address expansion part (14A) adds the bit length portion shown by the mask register (13) of data held by the expansion register (13) to the original address (ADRorg) to generate an expansion address (ADRex).例文帳に追加

そして、アドレス拡張部（１４Ａ）は、原アドレス（ＡＤＲｏｒｇ）に、拡張レジスタ（１２）に保持されたデータのうちマスクレジスタ（１３）によって示されたビット長分を付加して、拡張アドレス（ＡＤＲｅｘ）を生成する。 - 特許庁

When a first bit is read out, the read-out buffer circuit reverses/non-reverses the latch circuit by a first latch reversing circuit in accordance with a detected threshold voltage state, and outputs the latch state as first data Q2.例文帳に追加

読み出しバッファ回路は、第１のビットを読出す時、ラッチ回路を、検出された閾値電圧状態に応じ、第１のラッチ反転回路で反転／非反転し、そのラッチ状態を第１のデータQ2として出力する。 - 特許庁

In the method for transmitting a data coded in a special bit coding scheme that uses a PWM signal by using the serial transmission interface, a start-stop synchronization type byte coding corresponding to the PWM signal is used for a transmission.例文帳に追加

シリアル伝送インターフェースを使用してＰＷＭ信号を使用した特殊ビットコーディングによるデータ通信を送信する方法であって、ＰＷＭ信号に対応した調歩同期式バイトコーディングで送信する。 - 特許庁

In the reproducer having the DSP(digital signal processor) part 1100A formed on the same semiconductor chip, a decoder thread 1110A generates PCM(pulse code modulation) data for every one block by decoding the bit stream to be inputted from the outside.例文帳に追加

同一半導体チップ上に形成されたＤＳＰ部１１００Ａを有する再生装置において、デコーダスレッド１１１０Ａは外部より入力されるビットストリームを復号して、１ブロック毎にＰＣＭデータを生成する。 - 特許庁

To provide a page buffer circuit of a flash memory device in which stable precharge voltage is supplied to bit lines and read-out of erroneous data can be prevented without being affected by variation of temperature and voltage in the read operation.例文帳に追加

読み出し動作の際に温度および電圧の変化に影響されることなく、ビットラインに安定したプリチャージ電圧を供給して誤データの読み出しを防止できるフラッシュメモリ装置のページバッファ回路を提供する。 - 特許庁

A flame synchronized detection sequencer 31 carries out CRC check of the bit data of one flame, and a reset signal is output when it judges no error and a count-up signal is output when it judges an error.例文帳に追加

フレーム同期検出シーケンサ３１は、１フレーム分のビットデータのＣＲＣチェックを行い、エラー無しと判定したときはリセット信号を出力し、エラー有りと判定したときはカウントアップ信号を出力する。 - 特許庁

A tightly coupled dual 16-bit multiply-accumulate (MAC) unit for performing single-instruction/multiple-data (SIMD) operations may forward an intermediate result to another operation in a pipeline to resolve an accumulating dependency penalty.例文帳に追加

単一命令複数データ（ＳＩＭＤ）演算を行なうための密結合デュアル１６ビットの積和演算（ＭＡＣ）ユニットが、蓄積依存性ペナルティーを解決するためにパイプライン中の別の演算へ中間結果を転送し得る。 - 特許庁

Word lines WL related to the pixel data of the first and the second frames are activated simultaneously, and accumulated charges of capacitors in the multiple memory cells connected to the multiple word lines WL are coupled on one bit line BL.例文帳に追加

この第１、第２のフレームの画素データに係るワードＷＬ線を同時に活性化し、この複数のワード線ＷＬに接続された複数のメモリセルのキャパシタの蓄積電荷を１つのビット線ＢＬ上で結合する。 - 特許庁

The display memory includes a plurality of RAM blocks 200, each of the RAM blocks including a plurality of word lines WL, a plurality of bit lines BL, a plurality of memory cells MC, and data read control circuits 240 and 250.例文帳に追加

表示メモリは、その各々が複数のワード線ＷＬと、複数のビット線ＢＬと、複数のメモリセルＭＣと、データ読み出し制御回路２４０，２５０と、をそれぞれ含む複数のＲＡＭブロック２００を含む。 - 特許庁

To provide an non-volatile semiconductor storage provided with a test circuit which can test a memory cell for discriminating current and which can perform leak current screening of a bit line in a state in which data is not written.例文帳に追加

電流判定用メモリセルの試験が可能であり，かつ，データの書き込みが行われていない状態からのビットラインのリーク電流スクリーニングが可能なテスト回路を備えた不揮発性半導体記憶装置を提供する。 - 特許庁

When the AV bit stream analyzing circuit 12 finishes analysis of all AV data, the scene describing circuit 16 describes a BIFS command additionally to the scene description file 18 with reference to a generated event management table.例文帳に追加

ＡＶビットストリーム解析回路１２が全てのＡＶデータを解析し終えると、シーン記述回路１６は、作成されたイベント管理テーブルを参照し、シーン記述ファイル１８にＢＩＦＳコマンドの記述を追加する。 - 特許庁

To reduce the peak power of an OFDM modulation wave without changing a transmission frequency band an a bit rate, without generating the distortion of a modulation waveform or influencing the reception of valid data.例文帳に追加

伝送周波数帯域及びビットレートを変えることなく、かつ、変調波形の歪みを生じさせることなく、かつ、有効データの受信に影響を及ぼすことなく、ＯＦＤＭ変調波のピーク電力を低減する。 - 特許庁

If the bits of the same value continue with the higher n+1 bits, the data stored in an input register 11 is shifted by n bits to the MSB side, and a flag of 1 bit for indicating the fact of a shift has been formed.例文帳に追加

上位ｎ＋１ビットに同じ値のビットが連続している場合には、入力レジスタ１１に記憶されているデータをＭＳＢ側にｎビットシフトさせ、シフトさせたことを示す１ビットのフラグを生成する。 - 特許庁

A frame rate and a bit rate when a write processing time of image data by each frame applied to a recording medium is outside of a range in excess of a time permitted for that time are stored during a recording operation of a moving picture.例文帳に追加

動画像の記録動作中に、記録媒体に対するフレーム毎の画像データの書込み処理時間が、そのとき許容されている時間を超えた範囲外であるときのフレームレート、ビットレートを記憶しておく。 - 特許庁

An MPU 105 sets a chapter to the video data by using the head position (point A) of the cell including the position (point B) whereat the bit rate is changed by the prescribed value or over for a boundary of the chapter as shown in, e.g. Fig. 6(E).例文帳に追加

ＭＰＵ１０５は、例えば図６（ホ）に示すように、該ビットレートが一定値以上変化した位置（Ｂ点）を含むセルの先頭の位置（Ａ点）をチャプタの境界として、該映像データにチャプタを設定する。 - 特許庁

The ADSL modem 2 performs data communication at a transmission speed that satisfies a line condition of the ADSL line 4 and is provided with an error detecting part 15, an ADSL interface part 14 and an error bit control part 16.例文帳に追加

ＡＤＳＬモデム２は、ＡＤＳＬ回線４の線路条件に合った伝送速度でデータ通信を行うものであり、エラー検出部１５、ＡＤＳＬインターフェース部１４及びエラー・ビット制御部１６を備えている。 - 特許庁

A decoder 1 has ND decoders DC0 to DC15, a first processor which decodes a NORMAL DATA group PND, a second processor which decodes a FLEX BIT group PFB, and a selector 4.例文帳に追加

復号部１は、ＮＤ復号部ＤＣ０〜ＤＣ１５を有し、ＮＯＲＭＡＬ ＤＡＴＡ群ＰＮＤを復号する第１の処理部と、ＦＬＥＸ ＢＩＴ群ＰＦＢを復号する第２の処理部と、セレクタ４とを備える。 - 特許庁

An error correction coding section 15 adds an error correction code such as a check-sum to digital sound data classified for each bit by the sound quality classifying section 14c after adjusting the code with a relative ratio.例文帳に追加

誤り訂正符号化部１５は、音声品質区分部１４ｃによりビット毎に区分けされたデジタル音声データに対して、チェックサム等の誤り訂正符号を相対的な割合を調整した上で付加する。 - 特許庁

To manufacture an optical disk by generating a recording signal (modulation data) wherein low-frequency fluctuation generated from a nonlinear distortion component is canceled by considering a secondary nonlinear distortion component when a margin bit is set.例文帳に追加

マージンビットを定めるときに２次の非線形歪み成分を考慮にいれて非線形歪み成分から発生する低周波の揺らぎがキャンセルされるような記録信号（変調データ）を作り、光ディスクを生成する。 - 特許庁

A DPCCH separating part 4 extracts a PILOT part(105) and TFCI part(107) from the DPCCH data(102), and a PILOT error bit detecting part 7 outputs the number of PILOT error bits (106).例文帳に追加

ＤＰＣＣＨ分離部４は、ＤＰＣＣＨデータ（１０２）からＰＩＬＯＴ部分（１０５）及びＴＦＣＩ部分（１０７）を抜き出し、ＰＩＬＯＴ誤りビット検出部７は、ＰＩＬＯＴ誤りビット数（１０６）を出力する。 - 特許庁

To recompress and encode a motion picture data so as to approach a target bit rate controlling a gain of a processing time and a rise of a processing cost to the utmost by selecting the optimum trans-code system among a plurality of trans-code systems.例文帳に追加

複数のトランスコード方式の中から最適な一つのトランスコード方式を選択して処理時間や処理コストの増加を極力抑えつつ動画像データを目標ビットレートに近づくように再圧縮符号化する。 - 特許庁

At the time, operation of each data amplifier is controlled by read-mask signals RM0 to RM7, only the prescribed bit selected arbitrarily is amplified ordinarily and outputted, and amplified output of the other bits is fixed to a L level.例文帳に追加

このとき、各データアンプの動作をリードマスク信号ＲＭ0〜ＲＭ7によって制御し、任意に選択した所定のビットのみを通常通り増幅して出力させ、他のビットは増幅出力をＬレベルに固定する。 - 特許庁

To perform access at high speed, without causing delay in operation caused by the read operation of the same data or precharge operation of a bit line at both a hit, when the same word line address is accessed and miss hit.例文帳に追加

同一ワード線アドレスがアクセスされたヒット時、及びミスヒット時の双方において、同一データの読み出し動作又はビット線のプリチャージ動作を行うことに起因する動作の遅れを生じず、高速にアクセスする。 - 特許庁

An A/D converter 14 converts the voltage into a four-bit digital signal, synchronizes the conversion result with a clock signal 105 which is a clock from the outside, and outputs it to the outside through a data line 104.例文帳に追加

Ａ／Ｄ変換器１４はその電圧を４ビットのディジタル信号に変換し、その変換結果を外部からのクロックであるクロック１信号１０５に同期して、データ線１０４を介して外部に出力する。 - 特許庁

A bit signal is sent to an enable-line 12 by successive sequence, when a tag value corresponding to a second address B is written in CAM, data inputted to cache from the address A exists in a system 22 relating to a tag value of the address B.例文帳に追加

後続シーケンスでイネーブル線１２にヒット信号を送り、第２アドレスＢに対応するタグ値をＣＡＭに書込むと、アドレスＡからキャッシュに入れたデータは、アドレスＢのタグ値に関連するシステム２２に存在する。 - 特許庁

A controller 80 is connected with the thermistor 60 and selects one parameter of optimization object from parameters related to recording on the disk 10, and records optional data on a test track to acquire first bit error rate.例文帳に追加

コントローラ８０は、サーミスタ６０と結合されてディスク１０上での記録と関連したパラメータのうちから最適化対象のパラメータを一つ選択し、テストトラックに任意のデータを記録して第１ビットエラー率を獲得する。 - 特許庁

An RS conversion circuit 110 has only one X×Y-bit memory 111 and also has two prescribed modes as a method for allocating the address of the memory 111 when reading and writing image data respectively.例文帳に追加

ＲＳ変換回路１１０は、Ｘ×Ｙビットのメモリ１１１を一つだけ有し、また、画像データの書き込み時及び読み出し時におけるメモリ１１１のアドレスの割り当て方法としてそれぞれ、所定の二つのモードを有する。 - 特許庁