「dummy array」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

To optimize the internal data readout timing by varying the electric potential of a dummy bit line at a high speed, independently of the structure of a memory cell array, in a semiconductor storage device.例文帳に追加

半導体記憶装置において、メモリセルアレイ構成にかかわらず、高速でダミービット線の電位を変化させて、内部データ読出タイミングを最適化する。 - 特許庁

A dummy line 30 constituting the storage capacity 4 of a pixel arranged at a division boundary is provided at the vertical division boundary of an array of TFT switches 3.例文帳に追加

ＴＦＴスイッチ３のアレイの上下の分割境界部に、分割境界部に配置された画素の蓄積容量４を構成するダミー配線３０を設ける。 - 特許庁

To increase utilizable memory capacity by utilizing the conventional dummy array in a semiconductor memory device having open bit line structure for data storage.例文帳に追加

開放ビット線構造を持つ半導体記憶装置における従来のダミーアレイをデータ記憶に活用し、以て利用可能なメモリ容量を増大させる。 - 特許庁

Whether the dummy pattern strings can be arranged on the boundaries of the present rectangular blocks and the adjacent rectangular blocks or not is judged in determining the array size.例文帳に追加

アレイサイズを決定する際には、現在の矩形ブロックと、隣接する矩形ブロックとの境界上にダミーパターン列が配置され得るかどうかを判断する。 - 特許庁

The optical fiber array is constituted such that a plurality of optical fibers 16 are arrayed and fixed by an array base plate 11, which is arranged with a dummy fiber 17 on both sides and formed with V grooves 14, 15, and by a holding member 13.例文帳に追加

光ファイバアレイは、両側にダミーファイバ１７を配置して、複数本の光ファイバ１６をＶ溝１４，１５を形成したアレイ基板１１と押さえ部材１３により整列固定するように構成される。 - 特許庁

Further, the device is equipped with a plurality of dummy wiring 95 arrayed at an array pitch D3 equal to the pixel pitch L1 along the circumference of the image display area 10a in at least a part of the sealing area 52a on the TFT array substrate 10.例文帳に追加

更に、ＴＦＴアレイ基板１０上のシール領域５２ａの少なくとも一部に、画像表示領域１０ａの周囲に沿って画素ピッチＬ１と等しい配列ピッチＤ３で配列される複数のダミー配線９５を備える。 - 特許庁

In this biosensor equipped with semiconductor Hall elements for detecting a magnetic field, Hall elements S for measurement are disposed in a two-dimensional array shape while dummy elements D are disposed so as to surround the periphery of the Hall element array for measurement.例文帳に追加

磁場を検知するための半導体ホール素子を備えたバイオセンサにおいて、測定用ホール素子Ｓを２次元のアレイ状に配置すると共に、この測定用ホール素子アレイの外周を取り囲むようにして、ダミー素子Ｄを配置する。 - 特許庁

Thereby, in an imaging operation, heat which is generated by the dummy thin-film thermosensitive element array 13 is transmitted to a semiconductor substrate 11, and the temperature bias of the area 12 can be made uniform.例文帳に追加

よって、撮像時には、ダミー薄膜感熱素子で発生される熱が半導体基板１１に伝達され、感光エリア１２の温度バイアスを均一にすることが可能となる。 - 特許庁

To prevent a solder crack due to thermal stress of a signal bump 113 by arranging dummy bumps 105-112, in a module board 11 with solder bumps arranged in a grid array-like form.例文帳に追加

グリッドアレイ状に配列されたモジュール基板１１において、ダミーバンプ１０５〜１１２の配列することで、信号バンプ１１３の熱応力によるはんだクラックを防止する。 - 特許庁

To provide a semiconductor memory device which has a higher performance and a less power consumption than the conventional one by suppressing an off leak current in dummy cells arranged in the periphery of a memory cell array.例文帳に追加

メモリセルアレイの外周部に配置されたダミーセルのオフリークを抑制することで、従来に比べ高性能、低消費電力の半導体記憶装置を提供する。 - 特許庁

Then, by processing the MTJ lamination film with the resist pattern, the element array formed by combining the MTJ elements 23 and dummy elements 28 are arranged in the lattice-shaped dense pattern.例文帳に追加

そして、このレジストパターンを用いてＭＴＪ積層膜を加工することで、ＭＴＪ素子２３とダミー素子２８とを合わせた素子アレイを格子状の密集パターンに配置する。 - 特許庁

A pixel array part includes effective pixels 3 constituting a screen where an image is displayed and dummy pixels 3DU and 3DL arranged in one line each on both the sides of the screen.例文帳に追加

画素アレイ部は、画像を表示する画面を構成する有効画素３と、画面の両側に少なくとも一行分づつ配されたダミー画素３ＤＵ，３ＤＬとを含む。 - 特許庁

A semiconductor memory device includes a memory cell array 1 including a memory cell transistor MC, an output latch circuit 3, a dummy memory cell (DC) 6, a CMOS inverter 4, and a read control circuit 5.例文帳に追加

メモリセルトランジスタＭＣを有するメモリセルアレイ１と、出力ラッチ回路３と、ダミーメモリセル（ＤＣ）６と、ＣＭＯＳインバータ４および読み出し制御回路５とを有する。 - 特許庁

To provide an array substrate capable of optimizing test conditions of a self-test functional circuit, (BISAT)(built in self array test), for every substrate by disposing a dummy pixel area in the vicinity of a display area and arranging a defective dummy pixel therein in order to avoid the erroneous determination or the increase of a measurement time required for test in the substrate created according to an NMOS process.例文帳に追加

NMOSプロセスで作成された基板の場合、誤判定または検査に要する測定時間の増大を回避するために、表示領域近傍にダミー画素領域を設けその中に不良ダミー画素を配置することにより、基板毎に自己検査機能回路（BISAT）の検査条件の最適化をし得るアレイ基板の提供を目的とする。 - 特許庁

Dummy pixels are arranged in the last column of pixels arranged in a pixel array shape, and a subtracter subtracts the difference between the output of a sample and hold circuit that holds a signal corresponding to dummy pixels in the first row and the output of sample and hold circuit that holds a signal corresponding to dummy pixels in the second and succeeding rows to thereby calculate an output difference caused by wiring resistance.例文帳に追加

画素アレイ状に配置された画素の最終列にダミー画素を配置し、１行目のダミー画素に対応する信号を保持するサンプルホールド回路の出力と２行目以降のダミー画素に対応する信号を保持するサンプルホールド回路の出力差を減算器で減算することにより、配線抵抗による出力差を求めることができる。 - 特許庁

To solve such a problem that it is required for a dummy cell to gener ate a reference potential for every read-out of each data cell connected to the same cell array, deterioration of dummy cells of which the number of times of read-out is more than that of data cells is aggravated, and an intermediate potential cannot be generated correctly.例文帳に追加

同一のセルアレイに接続された各データセルを読み出す毎にダミーセルは参照電位を発生させる必要があり、データセルと比較して読み出し回数の多いダミーセルのみ劣化が進み、正しく中間電位を発生させることができなくなる。 - 特許庁

NOR type flash memory (nonvolatile semiconductor storage device) 1 includes: a memory cell array 11; a dummy memory cell array (reference circuit) 12; a sense amplifier 13; load circuits 14 and 15; pre-charge circuits 16 and 17; and a reference voltage generation circuit 20.例文帳に追加

ＮＯＲ型フラッシュメモリ（不揮発性半導体記憶装置）１は、メモリセルアレイ１１と、ダミーメモリセルアレイ（リファレンス回路）１２と、センスアンプ１３と、負荷回路１４及び１５と、プリチャージ回路１６及び１７と、基準電圧発生回路２０とを備えている。 - 特許庁

The LD array 200 and a driver IC driving the LD array 200 can be inspected by inserting an optical fiber 400 into the through hole 60, driving the dummy light-emitting element of the LD array 200 to generate a light signal, and receiving the light signal through the optical fiber 400.例文帳に追加

貫通孔６０に光ファイバ４００を挿入し、ＬＤアレイ２００のダミー用の発光素子を駆動させて光信号を発生させ、その光信号を光ファイバ４００を介して受信することにより、ＬＤアレイ２００及びＬＤアレイ２００を駆動するドライバーＩＣが正常かどうかを検査することができる。 - 特許庁

The three-dimensional nonvolatile semiconductor memory comprises: a memory cell array 2 with multiple memory cells stacked on a semiconductor substrate and multiple first conductive layers connected with the multiple memory cells; a dummy laminate structure 13 with multiple second conductive layers stacked on the semiconductor substrate and surrounds the memory cell array 2; and a metal layer 23A arranged on the memory cell array 2 and the dummy laminate structure 13.例文帳に追加

実施形態に係わる三次元不揮発性半導体メモリは、半導体基板上に積み重ねられる複数のメモリセル及び複数のメモリセルに接続される複数の第１導電層を備えるメモリセルアレイ２と、半導体基板上に積み重ねられる複数の第２導電層を備え、メモリセルアレイ２を取り囲むダミー積層構造１３と、メモリセルアレイ２上及びダミー積層構造１３上に配置される金属層２３Ａとを備える。 - 特許庁

For the COG mounting, the anisotropic conductive film 8 is press-bonded in a state wherein a dummy pattern 10 is formed on the array substrate 2, and then the driving LSI 6 is mounted by heat-press bonding.例文帳に追加

ＣＯＧ実装に際しては、アレイ基板２上にダミーパターン１０を形成した状態で異方性導電膜８を仮圧着し、その後、駆動ＬＳＩ６を熱圧着により実装する。 - 特許庁

A plurality of photodetectors SL are arranged corresponding to a plurality of pixel circuits (a group of pixel circuits constituting a dummy pixel block) that is a part of the pixel circuits in a pixel array.例文帳に追加

画素アレイ内における画素回路のうちの一部となる複数の画素回路（ダミー画素ブロックを構成する一群の画素回路）に対応して複数の受光素子ＳＬを配置する。 - 特許庁

In particular, since the process failure detection circuits have the function as the dummy pattern provided in the peripheral part of the cell array, the chip surface for the process failure detection circuit is saved.例文帳に追加

特に、プロセス不良検出回路がセルアレイの周辺部に設けられたダミーパターンとしての機能を備えることによって、プロセス不良検出回路によるチップ面積を抑制できる。 - 特許庁

In this TFT array substrate, the dielectric breakdown due to static electricity is reduced by arranging a wiring 15 and a TFT 16 which is connected to the wiring 15 as a dummy so as to they enclose an image display area 13.例文帳に追加

画像表示領域１３を囲むようにして、配線１５およびそれに接続したＴＦＴ１６をダミーとして配置することによって、静電気による絶縁破壊を低減する。 - 特許庁

An array control signal activating the sense amplifier is transmitted to the sense amplifier through a signal wiring LSA in accordance with output from the dummy bit line by a local sense activating circuit 16.例文帳に追加

ローカルセンス活性化回路１６によりダミービット線からの出力に応じて、センスアンプを活性化するアレイ制御信号が信号配線ＬＳＡを介してセンスアンプに伝送される。 - 特許庁

The opening 4 is formed both on the periphery of a use area 5 in the microstructure, and in a dummy area 6 in series with the use area 5 and having an array pattern similar thereto.例文帳に追加

開口部４が、マイクロ構造体の使用領域５の周囲に、使用領域５に連続して使用領域５と同様の配列パターンを有するダミー領域６にも形成される。 - 特許庁

When either of a pair of dummy word lines DWL0, DWL1 arranged in a memory cell array is selected, minute potential difference is generated between bit lines BLZ and BLX by capacitive coupling between the dummy word lines DWL0, DWL1 and the bit lines BLZ, BLX.例文帳に追加

メモリセルアレイ内に配設されている一対のダミーワード線ＤＷＬ０，ＤＷＬ１のいずれかを選択すると、ダミーワード線ＤＷＬ０，ＤＷＬ１とビット線ＢＬＺ，ＢＬＸとの間の容量結合によりビット線ＢＬＺ，ＢＬＸ間に微少電位差が生成される。 - 特許庁

Each cell array 1 has a plurality of bit lines BL arranged in the column direction, a plurality of word lines WL arranged in the row direction, two dummy word lines DWL0, DWL1, the FBC 5 arranged near intersections between the bit lines BL and the word lines WL and a dummy cell 6 arranged near the intersections between the bit lines and the word lines.例文帳に追加

各セルアレイ１は、カラム方向に配置される複数のビット線BLと、ロウ方向に配置される複数のワード線WLと、２本のダミーワード線DWL0,DWL1と、ビット線BLおよびワードWL線の交点付近に配置されるFBC５と、ビット線およびワード線の交点付近に配置されるダミーセル６とを有する。 - 特許庁

In the vicinity of the end portion of the display panel on which the terminal parts 7 of the gate wires 2 are arranged, the TFT array substrate has conductive dummy patterns 5 formed above the gate wires 2 through a gate insulating film 3, and glass 8 of the counter substrate is cut off on positions corresponding to the dummy patterns 5.例文帳に追加

ゲート配線２の端子部７が配設される表示パネルの端部近傍において、ＴＦＴアレイ基板は、ゲート配線２の上方にゲート絶縁膜３を介して形成された導電性のダミーパターン５を有し、対向基板のガラス８は、ダミーパターン５に対応する位置で切断される。 - 特許庁

To solve the problem, wherein a replica bit line is rapidly drawn out by a leak current of a dummy cell, and wherein desired start timing of a sense amplifier cannot be obtained, in a semiconductor storage device having a memory array, a sense amplifier circuit, a replica circuit connected to the replica bit line, the dummy cell, and a sense amplifier control circuit.例文帳に追加

メモリアレイと、センスアンプ回路と、レプリカビット線に接続されたレプリカ回路、ダミーセルおよびセンスアンプ制御回路とを有する半導体記憶装置であって、レプリカビット線をダミーセルのリーク電流により速く引き抜いてしまい、所望のセンスアンプ起動タイミングが得られない。 - 特許庁

A dot array head control section in the controller E includes an emission control section for controlling the dot array head so that the light is emitted, based on the image data in the image region, and dummy emission is performed in the non-image region, when a printing sheet is exposed.例文帳に追加

さらに制御装置Ｅ内のドットアレイヘッド制御部には、印画紙の露光時において画像領域では画像データに基づいて発光し且つ非画像領域ではダミー発光するようにドットアレイヘッドを制御するための発光制御部が含まれている。 - 特許庁

A semiconductor memory device 50 includes a PMOS sense circuit 1, an NMOS sense circuit 2, a precharge circuit 3, a dummy cell circuit 4, a column selection circuit 5, a separation circuit 6, a memory cell array MCA 1, a memory cell array MCA 2, and Nch MOS transistors NT 1 to 6.例文帳に追加

半導体記憶装置５０には、ＰＭＯＳセンス回路１、ＮＭＯＳセンス回路２、プリチャージ回路３、ダミーセル回路４、カラム選択回路５、切り離し回路６、メモリセルアレイＭＣＡ１、メモリセルアレイＭＣＡ２、及びＮｃｈ ＭＯＳトランジスタＮＴ１乃至６が設けられる。 - 特許庁

In this semiconductor memory device, a load voltage correction circuit 12 corrects load voltage input from a load voltage signal line 13 in accordance with output of a dummy cell array 11 in which rewriting operation of the almost same number of times of rewriting as the number of times of rewriting of a memory cell array 16m are performed.例文帳に追加

この半導体記憶装置によれば、負荷電圧補正回路１２は、メモリセルアレイ１６ｍの書換え回数と略同じ回数の書換え動作が行われているダミーセルアレイ１１の出力に応じて、負荷電圧信号線１３から入力される負荷電圧を補正する。 - 特許庁

In a trench type insulating gate semiconductor device 100, a width of an electrical load storing layer 113 in an array direction of a gate electrode 120 and a dummy gate 121 (gate electrode 120) is set to 1.4 μm or less.例文帳に追加

トレンチ型絶縁ゲート半導体装置１００は、ゲート電極１２０およびダミーゲート１２１（ゲート電極１２０）の配列方向における電荷蓄積層１１３の幅が、１．４μｍ以下とされる。 - 特許庁

The array of the dummy bumps 3 is offset by half pitches from the arrangement of the bumps 2 so as to fill the gap between every adjacent bumps 2, as seen from the side of the package.例文帳に追加

しかも、ダミー用バンプ３の配列をバンプ２の配列に対し半ピッチだけずらすため、側面からＢＧＡパッケージを見ると、ダミー用バンプ３がバンプ２相互間の隙間を埋めるように配置されている。 - 特許庁

To provide a semiconductor storage device avoiding increase in the area of a memory cell array by dispensing with a dummy memory cell while keeping reducing effect of capacity between adjoining bit lines by employing a bit line cross method.例文帳に追加

ビット線交差方式を採用して隣接ビット線間の容量を低減する効果を維持しつつも、ダミーメモリセルを無くしてメモリセルアレイの面積の増大を回避し得る半導体記憶装置を得る。 - 特許庁

To increase cost-effectiveness when an array antenna is installed by realizing high-speed and large-capacity communication by effectively using a dummy antenna used only to eliminate asymmetry of a beam pattern.例文帳に追加

ビームパタンの非対称性を解消するためのみに用いられていたダミーアンテナを有効利用することにより高速・大容量通信を実現し、アレイアンテナ設置の際の費用対効果を増大させる。 - 特許庁

The microlens array 22 includes the microlens formation region 25 corresponding to the effective pixel region of an imaging element and a dummy microlens formation region 26 disposed at the periphery of the microlens formation region 25.例文帳に追加

マイクロレンズアレイ２２は、撮像素子の有効画素領域に対応するマイクロレンズ形成領域２５と、マイクロレンズ形成領域２５の周囲に配置されるダミーマイクロレンズ形成領域２６とを含んでいる。 - 特許庁

The keyboard unit 1 has hook parts 54 formed long enough to always overlap dummy hammers when viewed from the array directions of keys 5, which swing while sandwiched between hook parts 54.例文帳に追加

鍵盤装置１は、カギ部５４が、非押鍵時、押鍵時にかかわらず、鍵５の配列方向から見て疑似ハンマー７に常に重なる長さに形成され、鍵５は、このカギ部５４に挟まれた状態で揺動する。 - 特許庁

In a pixel array 3, an effective pixel 1 outputs at least a pixel signal based on an incident light quantity and a dummy pixel 2 outputs a pixel signal based on the voltage value of a given reference voltage.例文帳に追加

画素アレイ3において、有効画素1は、少なくとも、入射光量に基づく画素信号を出力し、ダミー画素2は、与えられた基準電圧の電圧値に基づく画素信号を出力する。 - 特許庁

The dummy column part responds to a data-enable signal enabled at the time of reading data and a data control signal, and controls a sensing margin until sensing a bit pair output from a bit cell array.例文帳に追加

ダミーカラム部は、データの読み取り時にイネーブルされるデータイネーブル信号及びデータ制御信号に応答して、ビットセルアレイから出力されるビット対を感知するまでのセンシングマージンを制御する。 - 特許庁

In the memory cell array of this NOR type flash memory, a conductive material is supplied to the cavity 22 formed in the source wiring 21 having a U-shaped structure not only from a hole for source contacting but also from a hole for dummy source contacting in the process of forming a source contact electrode 23 and a dummy contact electrode 24.例文帳に追加

本発明に係るＮＯＲ型フラッシュメモリのメモリセルアレイは、ソースコンタクト電極２３及びダミーコンタクト電極２４を形成する工程においてＵ字構造のソース配線２１に形成された空洞２２にソースコンタクト用のホールに加えてダミーソースコンタクト用のホールからも導電体が供給される。 - 特許庁

In a memory cell array region 1, the pattern of the element components (active regions 10-15 and 21-23 and polysilicon regions 31-42) of each unit memory cell and the pattern of the dummy cell of a dummy cell region 3 for outer periphery are made equal to each other and both patterns have an axisymmetrical relation with respect to their boundary line BC1.例文帳に追加

メモリセルアレイ領域１の１メモリセル単位のメモリセルの素子構成要素（活性領域１０〜１５，２１〜２３及びポリシリコン領域３１〜４２）のパターンと外周用ダミーセル領域３のダミーセルのパターンとは同一で、かつ両者のパターンは境界線ＢＣ１に対して線対称な関係を呈している。 - 特許庁

In the TFT array substrate of a liquid crystal device, occurrence of the invisible defect caused by the electrostatic discharge damage to the dummy pixel region 2 is avoided by arranging an input voltage restricting means 100, such as a resistor 110, a capacitor 120, on the dummy pixel 14 portion formed on the periphery of the effective display region 1.例文帳に追加

液晶装置のＴＦＴアレイ基板において、有効表示領域１周辺に形成されたダミー画素１４部に抵抗体１１０および容量１２０などの入力電圧制限手段１００を設けることにより、ダミー画素領域２の静電破壊による視覚されない不良の発生を回避する。 - 特許庁

Panel sealing seal materials 16 are mounted on a glass substrate 10 for the array substrate, a circumferential dummy seal material 18 is arranged in its circumference, a glass substrate 26 for the sealing member is superposed thereon, and they are housed in a decompression chamber 20.例文帳に追加

アレイ基板用ガラス基板１０にパネル封止用シール材１６を設け、その外周に外周ダミーシール材１８を設け、封止部材用ガラス基板２６を重ね合わせ、減圧室２０内部に収納する。 - 特許庁

To prevent reduction in cooling efficiency caused by the difference in conditions of HDD mounted section/unmounted section of a disk array device in which each section including an HDD is cooled by a fan and to reduce/eliminate use of a dummy HDD.例文帳に追加

ファンによりＨＤＤを含む各部を冷却するディスクアレイ装置において、ＨＤＤ装着部・未装着部の条件の違いによる冷却効率の低下を防止し、ダミーＨＤＤの使用を削減／不要にする。 - 特許庁