「lock loop」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

A reproduced signal is supplied to an analog/digital converter 6 and a phase lock loop means 7 and digitally converted.例文帳に追加

再生信号がアナログデジタル変換器６及び位相ロックループ手段７に供給されて再生信号のデジタル変換が行われる。 - 特許庁

A pulse-width modulation (PWM) controller to supply power to electronic components using a phase lock loop (PLL) is provided.例文帳に追加

位相ロックループ（ＰＬＬ）を用いた電子部品に電力を供給するためのパルス幅変調（ＰＷＭ）コントローラが、提供される。 - 特許庁

The phase comparator outputs a lock detection signal when the phase difference is converged at a predetermined value, and the lock detection signal is input to a loop filter 104 via a delay circuit 107.例文帳に追加

位相比較器１０２では位相差が所定値に収束した時点でロック検出信号を出力し、ロック検出信号は遅延回路１０７を経由してループフィルタ１０４へ入力する。 - 特許庁

A loop portion 15a is formed on the tip side of the normal belt portion 15 by a clip 22, and the loop portion 15a is inserted into a fixing hole 21 provided in the bracket 20 and is locked by a lock member 23.例文帳に追加

ノーマルベルト部１５の先端側にクリップ２２によってループ部１５ａを形成し、このループ部１５ａをブラケット２０に設けられた係止孔２１に挿入し、ロック部材２３によってロックする。 - 特許庁

This loop-coupling microwave cavity uses a cylindrical cavity as a main body and has a lock hole to be connected to a loop coupling end formed by bending the long pin of an SMA connector at the apex of the cavity.例文帳に追加

円筒形のキャビティを本体として使用し、ＳＭＡコネクタの長いピンを曲げて形成したループ結合端に結合するためのロック孔をキャビティの頂部に有するループ結合型マイクロ波キャビティ。 - 特許庁

To provide a register control delay lock loop(DLL) which can decrease the number of unit delay elements of a delay line for compensating delay.例文帳に追加

遅延を補償するための遅延ラインの単位遅延素子の数を減らすことのできるレジスタ制御ディレイロックループ（ＤＬＬ）を提供する。 - 特許庁

A locking detection part 308 detects the locking state of the selected phase synchronizing loop circuit and outputs a locking signal LOCK.例文帳に追加

ロッキング検出部３０８は、選択された位相同期ループ回路のロッキング状態を検出してロッキング信号ＬＯＣＫを出力する。 - 特許庁

A phase interpolator 76 interpolates a phase of a digitized signal based on a phase error signal fed back from an ITR-PLL (phase-lock loop) circuit 81.例文帳に追加

位相補間器７６は、ITR-PLL回路８１からフィードバックされる位相誤差信号に基づき、デジタル化された信号の位相を補間する。 - 特許庁

To provide a signal processing apparatus with a small circuit scale, a non-integral frequency divider and a fractional N PLL (phase lock loop) synthesizer having the same.例文帳に追加

回路規模の小さい信号処理装置及び非整数分周器並びにこれを備えたフラクショナルＮ ＰＬＬシンセサイザを提供する。 - 特許庁

The loop 13 of the needle thread forming the chain stitch 10 is inserted into the loop 23 of the needle thread forming the lock stitch 20 to tighten the thread, and further, into the loop 13 of the thread forming the chain stitch 10 positioned on the downstream side of the sewing direction T.例文帳に追加

前記環縫い目１０を形成する針糸のループ１３は、前記ロック縫い目２０を形成する針糸のループ２３に通されて糸締めが施され、さらに、縫製方向Ｔの下流側に位置する環縫い目１０を形成する糸のループ１３を通している。 - 特許庁

Using a digital lock loop (DLL), an edge detector, and a digital comparator, a data signal is made to lock a DLL clock signal, and all circuit elements are formed from a digital circuit, thereby achieving a clock data recovery (CDR).例文帳に追加

デジタルロックループ（ＤＬＬ）、エッジ検出器、デジタルコンパレータ等を用いて、データ信号にＤＬＬクロック信号をロックさせ、全ての回路要素をデジタル回路で構成し、クロックデータリカバリ（ＣＤＲ）を実現する。 - 特許庁

A phase lock loop monitors a first digital signal and derives a second digital signal operating substantially at a frequency in-phase with the first digital signal.例文帳に追加

位相ロック・ループは第１ディジタル信号を監視し、この信号と同相の周波数で実質的に動作する第２ディジタル信号を導出する。 - 特許庁

To provide a data processor automatically discriminating a loop program, and reducing power under size-variable lock control to an instruction buffer.例文帳に追加

ループプログラムを自動判別し、命令バッファに対するサイズ可変のロック制御による低電力化を行うことのできるデータプロセッサを提供する - 特許庁

To provide a PLL(phase locked loop) circuit capable of extracting a lock signal having not many accompanying jitters from a reproduced signal the resolution of which is deteriorated.例文帳に追加

分解能が低下した再生信号から追従ジッタの少ないクロック信号を抽出することができるＰＬＬ回路を提供する。 - 特許庁

In some embodiments, a phase lock loop is used to create multiple signals of a higher frequency than the frequency of the input signal.例文帳に追加

また、幾つかの実施形態において、位相ロックループを用いて、入力信号の周波数より高い周波数の複数の信号を生成する。 - 特許庁

To provide a phase locked loop circuit that sufficiently suppresses jitter and wander at a comparatively low cost without making the circuit complicated, recovers a transmission line clock and reduces a lock time for activating a device employing the phase locked loop circuit or for switching of an input clock.例文帳に追加

回路を複雑化することなく比較的に低コストで、ジッタおよびワンダを十分に抑圧して伝送路クロックを再生し、且つ、装置起動時および入力クロックの切替え時の引き込み時間を短縮する。 - 特許庁

To realize both lock inspection under a PLL-closed loop and inspection under a PLL-opened loop on the same substrate without being affected by the respective inspections, in inspection of an integrated circuit 1 having the PLL.例文帳に追加

ＰＬＬを有する集積回路１の検査において、ＰＬＬ閉ループでのロック検査と、ＰＬＬ開ループでの検査を、それぞれの検査に影響を及ぼすことなく同一の基板上で実現することを目的とする。 - 特許庁

To attain a loop handle mounting structure of a slide seat for a vehicle which can prevent force from extending to a lock mechanism when backward force is applied to a terminal area of a loop handle, and moreover can prevent the loop handle from dropping out of an upper rail when frontward force is applied to the terminal area.例文帳に追加

ループハンドルの接続部に後ろ向きの力が掛かった場合にロック機構に力が及ぶのを防止でき、しかも接続部に前向きの力が掛かった場合はループハンドルがアッパレールから脱落するのを防止できる車両用スライドシートのループハンドル取付構造を得る。 - 特許庁

To provide a PLL synthesizer in which loop filters with a different time constant are switched and used to accomplish a requested lock time in the case a plurality of frequencies exist to lock and a satisfactory radio characteristic can also be realized.例文帳に追加

ロックすべき周波数が複数ある場合に、時定数が異なるループフィルタを切り替えて使用し、要求されるロック時間を達成するとともに、良好な無線特性を実現可能なＰＬＬシンセサイザを提供する。 - 特許庁

To provide an optical disk device capable of performing a high speed access by making a PLL(phase-locked loop) quickly pulled in without generating a pseudo lock of first frequency control.例文帳に追加

第１周波数制御の擬似ロックを発生させることなく、ＰＬＬをすばやく引き込ませて、高速なアクセスを行える光ディスク装置を提供する。 - 特許庁

To provide a digital processing phase locked loop circuit that can reduce a synchronization lock time required when a frequency deviation takes place in a built-in oscillator.例文帳に追加

ディジタルプロセッシング位相同期ループ回路において、内蔵する発振器に周波数ズレが生じた場合にかかる同期引き込み時間を短縮する。 - 特許庁

To provide a delayed phase-locked loop circuit and communication apparatus using the same in which a normal clock signal can be generated even in a mis-lock state.例文帳に追加

ミスロック状態でも正常なクロック信号を発生させることができる遅延型位相同期回路及びこれを使用した通信機器を提供する。 - 特許庁

To provide a semiconductor device equipped with a register control delay lock loop (DLL) capable of reducing current consumption caused by unnecessary toggling of DLL clock.例文帳に追加

ＤＬＬクロックの無用なトグリングによる電流の消耗を低減することができるレジスタ制御ディレイロックループを備えた半導体デバイスを提供する。 - 特許庁

The rotor can introduce a yarn into the locking recessed part 6 and lock the yarn so as to suitably form a loop necessary for knitting by use of the rotation of the rotor 2.例文帳に追加

編糸を係止凹部６内に進入させて係止し、回転子２の回転運動を利用し、編目編成に必要なループを好適に形成する。 - 特許庁

The combination of a differential loop integrator with the code lock/seek control logic obviates a code preamble, and guarantees signal acquisition without harmonic lockup.例文帳に追加

差動ループ積分器のロック／シーク制御ロジックとの組み合わせにより、コードプリアンブルを不要とし、高調波とのロックアップなしに信号を取得することができる。 - 特許庁

When a lock projection 134 is separated from an engagement piece 122 by swinging a lock lever 126 counterclockwise from the lock position shown in the figure, the upper guide plate 106 swings by gravity from a 2nd guide position to the side part of the loop storage part 70 similarly to a lower guide plate 104.例文帳に追加

掛止レバー１２６を図示の掛止位置から反時計方向ヘ揺動させ、掛止突起１３４を係止片１２２から離脱させると、上ガイド板１０６が自重により第２ガイド位置から下ガイド板１０４と同様にループ格納部７０の側方に退避する退避位置へ揺動する。 - 特許庁

This seam structure is provided with a first double lock stitch part 40 formed by twining a first looper thread 4 around all of three thread loop strings 20, 20, 20 arranged at the lower face of a sewn material 1, and a second double lock stitch part 50 formed by twining a second looper thread 5 around two out of three thread loop strings 20, 20, 20.例文帳に追加

縫製生地１の下面に並ぶ３つの糸環列20，20，20の全てに第１のルーパ糸４を絡み合わせて構成された第１の２重環縫部40と、３つの糸環列20，20，20のうちの２つに第２のルーパ糸５を絡み合わせて構成された第２の２重環縫部50とを併せて備える縫目構造とする。 - 特許庁

A step for stopping the real clock tree and a step for closing the phase lock loop feedback route by the copy clock signal are completed within a single clock cycle so as to maintain the lock during the period of switching from the normal operation mode to the test mode.例文帳に追加

リアルクロックツリーを停止するステップと、コピークロック信号で位相ロックループフィードバック経路を閉じるステップは、通常動作モードからテストモードへの切り換えの間ロックが維持されるように、単一クロックサイクル内で完了する。 - 特許庁

This burglarproof implement contains a lock mechanism 3 which puts a burglarproof wire 2 and a pulled out wire 2 in a coming out stopping state in a loop form and is employed with attaching to a sliding tool 4.例文帳に追加

盗難防止用のワイヤー２と、引き出したワイヤー２をループ状に抜止め状態とするロック機構３が内蔵されると共に、滑走具４に取付けて使用される。 - 特許庁

To provide a digital PLL (phase-lock loop) circuit which can smoothly cope with different PRML (partial response maximum likelihood) while suppressing increase of a circuit scale, and a data reproducing device which adopts it.例文帳に追加

回路規模の増大を抑制しながら、異なるＰＲＭＬに円滑に対応し得るデジタルＰＬＬ回路およびそれを採用するデータ再生装置を提供する。 - 特許庁

The transmit electronic circuit includes a voltage control oscillator (VCO), a dielectric resonator type oscillator (DRO), a phase lock loop (PLL) component, and a direct digital synthesizer (DDS).例文帳に追加

送信電子回路は、電圧制御発振器（ＶＣＯ）、誘電体共振器型発振器（ＤＲＯ）、位相ロックループ（ＰＬＬ）構成要素、およびダイレクト・デジタル・シンセサイザ（ＤＤＳ）を含む。 - 特許庁

The interface chip 110 includes a clock signal synchronization circuit (DLL (Delayed Lock Loop)) thereinside, and generates a control signal synchronized with an external clock Clock input from the outside.例文帳に追加

インターフェースチップ１１０は、内部にクロック信号同期回路（ＤＬＬ）を備え、外部から入力される外部クロックＣｌｏｃｋに同期した制御信号を生成する。 - 特許庁

To reduce the load of a phase locked loop PLL circuit included in a data clock generator, to reduce jitters in a generated data clock, and to secure the lock range of the PLL circuit.例文帳に追加

データクロック生成装置に含まれるＰＬＬ回路の負荷を低減させ、生成されるデータクロック中のジッタを低減し、ＰＬＬ回路のロックレンジの確保を可能にする。 - 特許庁

To provide a register control delay lock loop in which current consumption caused by needless toggling of a DLL clock can be reduced and a semiconductor device provided with it.例文帳に追加

ＤＬＬクロックの無用なトグリングによる電流の消耗を低減することができるレジスタ制御ディレイロックループ及びそれを備えた半導体デバイスを提供する。 - 特許庁

Since phase noise can be reduced by using injection lock in this way, it is possible to configure frequency multiplier having smaller area, without requiring a loop filter.例文帳に追加

このように、インジェクションロックを用いて、位相雑音を減らすことができるので、ループフィルタを必要とせず、より小面積で周波数逓倍器を構成することが可能である。 - 特許庁

To provide a PLL circuit configuring a frequency synthesizer where a phase lock time of a VCO 1 is decreased while keeping the cut-off frequency of a loop filter (LPF) 5 low.例文帳に追加

周波数シンセサイザを構成するＰＬＬ回路のループフィルタ（ＬＰＦ）５のカットオフ周波数を低くしたままＶＣＯ１の位相同期引き込み時間を短くする。 - 特許庁

To provide a voltage controlled oscillator (VCO) that provides a high oscillated frequency and has a short synchronization lock time when the voltage controlled oscillator is applied to a phase locked loop (PLL) circuit.例文帳に追加

高い発振周波数が得られ、位相同期回路（ＰＬＬ）に使用したときには同期引き込み時間が短い電圧制御発振器（ＶＣＯ）を提供する。 - 特許庁

To detect a phase of an input clock signal with a high phase resolution using a sampling clock signal as a reference in a digital phase detector available for a phase lock loop.例文帳に追加

フェーズロックループで使用可能なデジタル位相検知器において、サンプリングクロック信号を基準として高い位相分解能で入力クロック信号の位相を検知する。 - 特許庁

In a phase-locked loop type local oscillator which is provided with a phase comparator 2 inside a loop, a multiplier 6 provided on the output side of an oscillator 5 is used effectively by a lock detecting signal 2a which shows a synchronous state and which is obtained from the output of the phase comparator 2.例文帳に追加

位相比較器２をループ中に含む位相ロックループ型局部発振器において、位相比較器２出力から得られる同期状態を示すロック検出信号２ａにより発振器５出力側に設けた逓倍器６を有効にするようにした。 - 特許庁

A time interval when the phase lock loop circuit 52 stays in an oscillation frequency condition is compared with a time interval when the loop 52 in the absence of a delay trouble stays in an oscillation frequency condition to detect the delay trouble.例文帳に追加

そして、上記フェーズロックループ回路がある発振周波数状態に滞在している時間間隔と遅延故障が存在しないフェーズロックループ回路のある発振周波数状態に滞在している時間間隔とを比較することにより遅延故障を検出する。 - 特許庁

To provide a phase frequency detection circuit and PLL(phase lock loop) which can draw PLL in stable at high speed, not being influenced by scratch of a medium etc. and less susceptible to a modulation mark.例文帳に追加

媒体の傷等の影響を受けず、変調マークに左右されずに安定に高速にPLLを引き込むことが可能な位相周波数検出回路およびＰＬＬを提供することにある。 - 特許庁

To provide a signal processor for an endoscope using a PLL (Phase Lock Loop)circuit capable of performing frequency acquisition in a simple constitution with it set to a low phase noise characteristic condition.例文帳に追加

低位相雑音特性に設定した状態で、周波数引込を簡単な構成で行うことを可能とするＰＬＬ回路を用いた内視鏡用信号処理装置を提供する。 - 特許庁

The phase lock loop is connected to receive a reference clock signal and maintain a relative clock signal shifted in phase from the reference clock signal by an amount depending on the error signal.例文帳に追加

位相同期ループは、基準クロック信号を受信し、相関クロック信号が、基準クロック信号から誤差信号に従った量だけ位相シフトされて維持されるように接続される。 - 特許庁

To provide a PLL locking circuit with which the stable operating state of a phase comparator circuit after phase loop lock (PLL) is maintained in a PLL circuit using a YIG oscillator.例文帳に追加

ＹＩＧ発振器を使用したＰＬＬ回路において、ＰＬＬロック後の位相比較回路の動作状態が安定な状態を維持することが可能なＰＬＬ引き込み回路を提供する。 - 特許庁

To provide a programmable frequency divider for a phase lock loop having a latch circuit with a first input receiving a program integer and an output deriving a latch integer.例文帳に追加

プログラム整数を受信する第１入力とラッチ整数を導出する出力を有するラッチ回路を有する位相ロック・ループ用のプログラム可能周波数分周器を提供する。 - 特許庁