「memory-access」に関連した英語例文の一覧と使い方(102ページ目) - Weblio英語例文検索

To temporary store data read from the disk type storage part or data to be written to the disk type storage part, a buffer memory having a sufficient capacity is prepared, and the intermittent access to the disk type storage part is concentrically performed by use of the buffer memory, whereby the time of not accessing the disk can be ensured long.例文帳に追加

ディスク型記憶部から読み出したデータやディスク型記憶部へ書き込むデータを一時的に格納するために、十分な容量を持つバッファ・メモリを用意し、バッファ・メモリを用いてディスク型記憶部に対する間欠アクセスを集中的に行なうことで、ディスクへアクセスしない時間を長く確保することができる。 - 特許庁

In the computer system, a chip set 110 as a circuit to manage data transfer between a processor 101 and a memory 107, and an expansion card 106 comprises a circuit 203 to record memory accesses issued by the processor 101 or the expansion card 106 or access history to the expansion card 106 in the chip set.例文帳に追加

計算機システムの内部で、プロセッサ１０１及びメモリ１０７、拡張カード１０６間のデータの受け渡しを管理する回路であるチップセット１１０に、プロセッサ１０１または拡張カード１０６が発行したメモリアクセスもしくは拡張カード１０６へのアクセスの履歴を、チップセット内に記録する回路２０３を備える。 - 特許庁

When it is activated, its word line is driven to logic '1', and memory cells of the prescribed numbers can be accessed through an access transistor in a DRAM memory array 12.例文帳に追加

本発明技術によれば、アドレス信号をデコード回路へ印加して夫々のワード線のうちの対応する１つを活性化させ、次いで夫々のワード線の対応する１つをモニタして夫々のワード線の対応する１つが活性化されたか否かを決定し、それによりメモリアレイ及び関連回路が適切に動作しているか否かを決定する。 - 特許庁

An access control circuit 130 controls read-out operation and write-in operation of data among the memory cell array, the register circuit, and the input/output port depending on a result of comparison for coincidence between a register storage address and an input address signal and whether write-in operation of data stored in a register for the memory cell array is finished or not.例文帳に追加

アクセス制御回路１３０は、レジスタ格納アドレスと入力アドレス信号との一致比較結果およびレジスタ格納データのメモリセルアレイへの書込動作完了の有無に応じて、メモリセルアレイとレジスタ回路と入出力ポートとの間におけるデータの読出動作および書込動作を制御する。 - 特許庁

When acquiring from the command list a data acquisition command instructing data acquisition, the image processing input circuit acquires the image data from the memory by direct memory access using an address instructed by a register control command, generates a data processing command including the acquired image data, and sends the data processing command to the image processing circuit.例文帳に追加

そして、画像処理入力回路は、コマンドリストからデータ取得を指示するデータ取得コマンドを取得した場合は、レジスタ制御コマンドにより指示されたアドレスを用いてメモリからダイレクトメモリアクセスにより画像データを取得し、取得した画像データを含むデータ処理コマンドを生成して画像処理回路へ送出する。 - 特許庁

When a cache miss is caused in the cache memory, a disk array management table 107 is referred to and a port to which the secondary storage device corresponding to a logical volume in the packet is connected is specified to access the secondary storage device, and data sent from the secondary storage device are stored in the cache memory, and the data are transferred to the host computers through the switch.例文帳に追加

キャッシュメモリでキャッシュミスが生じたときは、ディスクアレイ管理テーブル107を参照してパケット内の論理ボリュームに対応する２次記憶装置が接続されているポートを特定して２次記憶装置をアクセスし、２次記憶装置から送られてくるデータをキャッシュメモリに格納し、データをスイッチを介してホストコンピュータに転送する。 - 特許庁

In this storage device management program, a dedicated driver 221 controls a USB device controller 210 to provide an access function to a USB memory 100, and a storage service providing program 230 provides a function necessary for seamlessly expanding a storage capacity of the USB memory 100 by means of a network disk 40 in cooperation with the dedicated driver 221.例文帳に追加

専用ドライバ２２１がＵＳＢデバイスコントローラ２１０を制御してＵＳＢメモリ１００へのアクセス機能を提供し、ストレージサービス提供プログラム２３０が専用ドライバ２２１と連携してＵＳＢメモリ１００の記憶容量をネットディスク４０を用いてシームレスに拡張するために必要な機能を提供する。 - 特許庁

The SD memory card interface controller 3 is an LSI made into one chip for performing operation control inside the SD memory card, a CPU 6 is provided inside this controller, only the CPU 1 can access an RTC 10 and accessed and read data are stored in the secret RAM area of the FLASH ROM.例文帳に追加

ＳＤメモリカードインタフェースコントローラ３はＳＤメモリカード内部の動作制御を行う１チップ化されたＬＳＩであり、このコントローラ内部には、ＣＰＵ６が設けられ、ＣＰＵ１のみが、ＲＴＣ１０へアクセスすることができ、アクセスして読み出されたデータは、ＦＬＡＳＨ ＲＯＭの秘匿ＲＡＭ領域に格納される。 - 特許庁

In a printer having a flash ROM, when writing data designated from a main control unit 10 to the flash ROM, a memory access process unit 102 obtains a process time from a time measuring unit 104 for each write command to the flash ROM, and compares the process time with a timeout time predefined in a memory characteristic managing unit 106.例文帳に追加

フラッシュＲＯＭを備えるプリンタにおいて、メモリアクセス処理部１０２は、主制御部１００から指定されたデータをフラッシュＲＯＭに書き込む際、フラッシュＲＯＭに対する書き込みコマンドごとに処理時間を時間計測部１０４から取得して、メモリ特性管理部１０６に予め定めたタイムアウト時間と比較する。 - 特許庁

A mask ROM 4 is provided with areas 41 to 44 in which a first operating system to make access to an AND type flash memory 5 and a first driver, etc., are stored and the AND type flash memory 5 is provided with areas 51 to 53 in which a second operating system used when a graphic operation panel is normally operated and other systems are stored.例文帳に追加

マスクＲＯＭ４は、ＡＮＤ型フラッシュメモリ５へアクセスするための第１オペレーティングシステムや第１ドライバなどが格納された領域４１〜４４を備えており、ＡＮＤ型フラッシュメモリ５は、グラフィック操作パネルが通常動作する際の第２オペレーティングシステムなどが格納された領域５１〜５３を備えている。 - 特許庁

Therefore, a decision on the result of address access time performance of the memory circuit 100 and a function test of the memory circuit 100 can be simultaneously performed in a test step without adding new external terminals by providing the speed decision circuit 120 in a semiconductor integrated circuit device incorporating the BIST circuit 110.例文帳に追加

これにより、スピード判定回路120を、BIST回路110を内蔵した半導体集積回路装置に設けることで、新たな外部端子を追加をすることなく、半導体集積回路装置のテストの段階において、メモリ回路100の機能テストと同時に、メモリ回路100のアドレスアクセスタイム性能の合否を判定することができる。 - 特許庁

A memory card 10 is provided comprising an interface conversion section 11 connected with outside equipment and mediating transmitting/receiving of data, a user memory section (user region) 13 capable of maintaining the data and reading/writing/deleting of the data, and a control section 12 controlling access from outside and restricting using of the user region.例文帳に追加

外部機器に接続してデータの送受信を媒介するインターフェース変換部１１と、このデータを保持すると共にデータの読み書きおよび消去が可能なユーザメモリ部（ユーザ領域）１３と、外部機器からのアクセスを制御してユーザ領域の使用を制限するコントロール部１２とを備えたメモリカード１０を提供する。 - 特許庁

A prediction logical unit to predict one or many already set properties is installed, which of the memory units is to be clocked during execution of an access is selected by a clock generating logical unit corresponding to the properties that are predicted and already set and a clock signal is transmitted to the memory unit.例文帳に追加

１個または多数個の予め定められた属性を予想するために予想論理装置が配置され、そしてクロック発生論理装置が予想され予め定められた属性に応答して、アクセスの実行の期間中にメモリ・ユニットのどの１つがクロックされるべきかを選定し、そしてそのメモリ・ユニットにクロック信号を送る。 - 特許庁

In a comparator circuit 208, at the time of the hit judgement of a way when the processor of a certain section accesses a shared cache memory, only the way allocated beforehand corresponding to active signals outputted when the processor accesses the shared cache memory among the ways in a set specified at the time of access is the object of the hit judgement.例文帳に追加

比較回路２０８は、ある区画のプロセッサが共有キャッシュメモリにアクセス時のウェイのヒット判定時に、アクセス時に指定されたセットにおけるウェイのうちプロセッサが前記共有キャッシュメモリにアクセス時に出力されるアクティブ信号対応に予め割り当てたウェイのみをヒット判定の対象とする。 - 特許庁

A memory address space is divided into domains and an instruction access control circuit is used to detect when a memory address from which an instruction to be executed is fetched has crossed a domain boundary and changed and in such cases to conduct a check to confirm that the instruction within the new domain is an acceptable instruction of a permitted form.例文帳に追加

メモリアドレス空間はドメインに分割され、命令アクセス制御回路を使用して、実行される命令が取り込まれるメモリアドレスが、いつドメイン境界を横切り、変化したかを検出し、その場合に、新たなドメイン内の命令が許可された形態の許容命令であることを確認するために検査を行う。 - 特許庁

The determination processing of FIFO to be the next control object in the internal bus control circuit 242, the generation processing of the initial address to be accessed in the main memory 20 in a memory control circuit 341 and the continuous generation processing of addresses using the initial address to be performed when burst access is made are performed in parallel.例文帳に追加

内部バス制御回路２４２における次に制御対象とするＦＩＦＯの決定処理と、メモリ制御回路３４１におけるメインメモリ２０内のアクセスを行う初期アドレスの生成処理と、バーストアクセスを行う際に行う当該初期アドレスを用いたアドレスの連続生成処理とを並行して行う。 - 特許庁

In the bit wash sequence, the real data of a dual port memory 11 are error-corrected by an error detecting and correcting circuit 15, and temporarily stored in a data access register 16, and a new check bit is generated in the error detecting and correcting circuit 15, and both the error-corrected data and the check bit are rewritten in the dual port memory 11.例文帳に追加

このビットウォッシュシーケンスでは、まずデュアルポートメモリ１１の実データを誤り検出訂正回路１５で誤り訂正した上でデータアクセスレジスタ１６へと一旦格納した後に、誤り検出訂正回路１５で新たなチェックビットを発生して、そのチェックビットとともに、デュアルポートメモリ１１に再書き込みする。 - 特許庁

Then, the control unit 16 reads information about the data broadcast contents stored in the memory area accessible by the broadcasting provider, and makes an output unit 20 output IPTV contents based on the information when it is decided that the IPTV operation provider is permitted to access the memory area accessible by the broadcasting provider.例文帳に追加

そして、制御部１６は、放送事業者がアクセス可能な記憶領域へのアクセスが、IPTV運営事業者に許可されていると判定した場合、放送事業者がアクセス可能な記憶領域に記憶されているデータ放送コンテンツに関連する情報を読み出し、その情報に基づくIPTVコンテンツを、出力部２０に出力させる。 - 特許庁

The data processor comprises a central processing unit (7), a graphics controller (8), a display controller (3), an image recognition module (2), a memory controller (15) capable of controlling access to an external memory (17), and image data input parts (4, 5) allowing for image data input from outside and necessary format conversion, and is formed in one chip.例文帳に追加

中央処理装置（７）、描画制御部（８）、表示制御部（３）、画像認識モジュール（２）、外部メモリ(１７)に対するアクセス制御が可能なメモリコントローラ(１５)、及び外部から画像データ入力と必要なフォーマット変換を行うことが可能な画像データ入力部(４，５)を有し、1チップに形成される。 - 特許庁

A controller part 101 divides bitmap data into odd line data and even line data, switches line data obtained by the division to the memory bank of a corresponding SDRAM 107 according to the odd/even of each line and collectively fetches the bitmap data of odd and even lines by one time DMA access while synchronizing with the memory bank switching.例文帳に追加

コントローラ部１０１は、ビットマップデータを奇数ラインデータおよび偶数ラインデータに分割し、分割により得られたラインデータを各ラインの奇数偶数に従って対応する、ＳＤＲＡＭ１０７のメモリバンクに切り換え、メモリバンク切り換えに同期させて１回のＤＭＡアクセスで奇数、偶数ラインのビットマップデータを一括して取り込む。 - 特許庁

This memory controller making access to the flash memory including a plurality of blocks on the basis of a logic block address is provided with a detection means detecting an illicit mapping block with an allocated logic block address ineffective for the respective blocks and a deletion means deleting the illicit mapping block detected by the detection means.例文帳に追加

論理ブロックアドレスに基づいて複数のブロックを含むフラッシュメモリにアクセスするメモリコントローラであって、それぞれのブロックにとって有効でない論理ブロックアドレスが割り当てられた不正マッピングブロックを検出する検出手段と、検出手段により検出された不正マッピングブロックをブロック消去する消去手段とを備えている。 - 特許庁

To provide a camera device and an image recording system which can comply with various demands of an operator even with the one camera device, can use a high-speed, efficient memory because of small units of access to the memory, and can provide clearer image pickup data by performing focus control by divided picture planes.例文帳に追加

１台のカメラ装置であっても、オペレータのさまざまな要求に対応することができ、また、メモリヘのアクセス単位が小さく、高速かつ効率的なメモリの使用が可能であり、また、分割画面ごとにフォーカス制御を行い、よりクリアな撮像データを提供可能なカメラ装置および画像記録システムを提供する。 - 特許庁

The communication memory is provided with a memory having a number of bytes not less than that of a maximum data width possible to be accessed simultaneously by the control means, a calculating means 40 for stored receiving data to calculate stored transmitting and receiving data by byte and a storage means 4d for read access data width to store the number of bytes of data to be accessed simultaneously by the control means.例文帳に追加

制御手段が同時にアクセス可能な最大データ幅のバイト数以上のメモリと、蓄積された送受信データをバイト単位で計数する蓄積受信データ計数手段４０と、制御手段が同時にアクセスするデータのバイト数を記憶する読み出しアクセスデータ幅記憶手段４ｄとを備えた。 - 特許庁

The semiconductor memory includes bit lines transmitting data of a memory cell, a sense amplifier circuit connected to the bit lines and amplifying data appearing in the bit line by access from the outside, and a latch circuit connected to the bit lines together with the sense amplifier circuit and amplifying and latching data to be refreshed appearing in the bit line.例文帳に追加

半導体記憶装置は、メモリセルのデータを伝播するビット線と、該ビット線に接続され外部からのアクセスにより該ビット線に現れるデータを増幅するセンスアンプ回路と、該ビット線に該センスアンプ回路と共に接続され該ビット線に現れるリフレッシュ対象のデータを増幅してラッチするラッチ回路を含む。 - 特許庁

The technical fields of the specified invention (Claim 1) and related invention (Claim 2) are "MIS type semiconductor device" and "semiconductor random access memory device application". Application of the art of the technical field of MIS type semiconductor device to the technical field of semiconductor random access memory consisting of many circuit elements is extremely appropriate. The technical fields of both inventions are related directly and technically, therefore their industrial fields of application of both inventions are the same. 例文帳に追加

（請求項１）と関連発明（請求項２）の技術分野は各々「MIS型半導体装置」、「半導体ランダムアクセスメモリ装置」であるが、MIS型半導体装置の技術分野の技術を多数の回路素子からなる半導体ランダムアクセスメモリ装置の技術分野に適用することは極めて適切であると認められるので、両発明の技術分野は技術的に直接関連性を有し、産業上の利用分野は同一である。 - 特許庁

The multi banks comprise the cache memory and each bank is defined as one port cache that concurrently processes the fetch instruction and the data access if each of the instruction or the access is requested for the different bank and sequentially processes the instruction and the access if the requests are for the same bank.例文帳に追加

具体的には、命令フェッチとデータアクセスを独立に処理可能なプロセッサと、該プロセッサからのアクセス要求に呼応して動作するキャッシュメモリを有するプロセッサシステムを備え、キャッシュメモリを複数のマルチプレクサ及び複数のアドレスの一部によって指定される複数バンクによって構成し、各バンクを１ポートキャッシュとし、命令フェッチ要求とデータアクセス要求が異なるバンクに対するものであれば同時処理、同一バンクに対する場合は逐次処理するプロセッサシステムを提供する。 - 特許庁

If an access request from a CPU 1 is for a uncacheable area, data are read or written according to the control object data size in the uncacheable area, error-correction during reading and generation of ECC data during writing are performed for data of the control object data size in the uncacheable area, thus eliminating the need for waiting for processing for data except read data or write data, and the memory access in the partial access is accelerated.例文帳に追加

ＣＰＵ１からのアクセス要求がキャッシュ不可領域の場合、キャッシュ不可領域における制御対象データサイズに従ってデータの読み出し、書き込みが行われ、読み出し時の誤り訂正及び書き込み時のＥＣＣデータの生成もキャッシュ不可領域における制御対象データサイズ分のデータに対して行われ、リードデータ又はライトデータ以外のデータに対する処理を待つ必要がなく、パーシャルアクセスにおけるメモリアクセスを高速化できる。 - 特許庁

A memory system 1 which has a plurality of operating modes according to the current consumption and access performance includes a nonvolatile memory 11 which stores a transition log of the operating mode; and a controller 12 which adds the operating mode to the transition log whenever accessing a fixed amount of data between nonvolatile memory 11 in the same operating mode, and determines the present operating mode using the transition log.例文帳に追加

消費電流及びアクセス性能に応じた複数の動作モードを有するメモリシステム１であって、動作モードの遷移履歴を格納する不揮発性メモリ１１と、不揮発性メモリ１１との間で、同一動作モードにて一定量のデータをアクセスするごとに前記遷移履歴に当該動作モードを追加し、かつ前記遷移履歴を用いて現在の動作モードを決定するコントローラ１２とを含む。 - 特許庁

In a network system having a plurality of multifunction apparatuses, a host terminal device and a document server for storing a document, the multifunction apparatus gets access to a folder in the document server based on an ID in a folder of the document server and a model information ID stored in the memory of the memory card, and produces, in the memory card, an ID for shifting a file to another apparatus of the multifunction apparatuses.例文帳に追加

複数のマルチファンクション装置とホスト端末装置と、文書を保管するためのドキュメントサーバとを有するネットワークシステムにおいて、マルチファンクション装置は、前記ドキュメントサーバのフォルダ内のＩＤと、前記メモリカードのメモリに格納されている機種情報ＩＤとに基づいて前記ドキュメントサーバ内のフォルダにアクセスし、前記マルチファンクション装置の他の装置へファイルを移動させるためのＩＤを前記メモリカードに作成するようにした。 - 特許庁

A printer 1 is configured to, when a USB memory 401 storing an execution file of a second application program is inserted, cause a USB-connected personal computer 111 to recognize a normal storage region 440 in the USB memory 401 as a removable drive and carry out access management by using a management table 439 of the USB memory 401, and to read the execution file of the second application program from the personal computer 111.例文帳に追加

プリンター１は、第２のアプリケーションプログラムの実行ファイルを記憶したＵＳＢメモリ４０１が挿入されると、ＵＳＢ接続されたパソコン１１１に対し、ＵＳＢメモリ４０１の管理テーブル４３９を使用して、ＵＳＢメモリ４０１内の通常記憶領域４４０をリムーバブルドライブとして認識させるとともにアクセス管理し、第２のアプリケーションプログラムの実行ファイルをパソコン１１１から読み出すことを可能とする。 - 特許庁

Each of the memory cells 20 contains a pillar 40 which is composed of a lower source/drain region 42 for a cell access transistor electrically connected to the connecting line 23, an upper source/drain region 44 for the cell access transistor, and at least one channel region 46 extending in the vertical direction between the lower source/drain region 42 and the upper source/drain region 44.例文帳に追加

各メモリセル２０は、接続線２３に電気的に接続された、セルアクセストランジスタのための下部ソース／ドレイン領域４２と、セルアクセストランジスタのための上部ソース／ドレイン領域４４と、下部ソース／ドレイン領域４２および上部ソース／ドレイン領域４４の間に垂直方向に延在する少なくとも１つのチャネル領域４６と、からなるピラー４０を含む。 - 特許庁

The information processing apparatus includes a main processing device 22, having a disk access checking function for checking the disk access error and an OS emergency dump generation function for generating an OS emergency dump from the OS dump; a main controller 21 that transfers the OS emergency dump to a subcontroller 31; and a flash memory 34 that stores the OS emergency dump transferred to the subcontroller 31.例文帳に追加

ディスクアクセス異常を検出するディスクアクセスチェック機能とＯＳダンプからＯＳ緊急ダンプを作成するＯＳ緊急ダンプ生成機能とをそなえたメインプロセッサ２２と、ＯＳ緊急ダンプをサブコントローラ３１へ転送するメインコントローラ２１と、サブコンローラ３１へ転送されてきたＯＳ緊急ダンプを保存するフラッシュメモリ３４とをそなえる。 - 特許庁

To provide a processor integrated circuit capable of reducing hardware design manhours, in a processor integrated circuit provided with (n) processors (n is a natural number not smaller than 2) different in latency of DMA (Direct Memory Access) and (n) DMA mediation circuits for executing DMA via arithmetic units by mediating access to the respective processors.例文帳に追加

ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）のレイテンシが異なるｎ（ｎは２以上の自然数）個のプロセッサと、各プロセッサに対するアクセスを調停し、演算器を介してＤＭＡを行うｎ個のＤＭＡ調停回路とを備えたプロセッサ集積回路において、ハードウェア設計工数を削減できるプロセッサ集積回路を提供する。 - 特許庁

A resource managing apparatus has bandwidth information 120 with a plurality of slots, each having highest priority order information for mediating access conflict, and priority master information 121 for specifying a master for reducing access delay to a memory 105 that is a shared resource as a priority master in a plurality of masters 101, 102, 103 as mediation information 113.例文帳に追加

各々アクセス競合を調停するための最優先順位情報を有する複数のスロットを持つ帯域幅情報１２０と、複数のマスタ１０１，１０２，１０３のうち共有リソースであるメモリ１０５へのアクセス遅延を低減したいマスタを優先マスタとして指定するための優先マスタ情報１２１とを調停情報１１３として持つ。 - 特許庁

A host interface module 60, an encryption decoding module 70, a physical layer transmission interface module 81, and a physical layer reception interface module 82 receiving a request from a control section 10 or a physical layer module 90 receive an access permission signal from an arbiter 40 according to the priority with respect to accesses and thereafter access the shared memory 50.例文帳に追加

制御部１０または物理層モジュール９０からの要求を受けてホストインターフェースモジュール６０、暗号復号モジュール７０、物理層送信インターフェースモジュール８１および物理層受信インターフェースモジュール８２は、アクセスに関する優先順位に従ってアービタ４０からアクセス許可信号を供給された後に共有メモリ５０にアクセスする。 - 特許庁

IN this JPEG animation recorder, which records animation by encoding the animation by using the JPEG encoding method, the table information for performing random access to the animation is incorporated in a COM (comment marker) which is defined as a JPEG marker at encoding of the animation; and the information for performing random access to a memory is read from the table information incorporated in the COM when decoding the animation.例文帳に追加

ＪＰＥＧ符号化方法を用いて動画像を符号化し記録するＪＰＥＧ動画像記録装装置において、動画像符号化時にＪＰＥＧマーカーとして定義されているＣＯＭ（コメント・マーカー）に動画像のランダムアクセス用のテーブル情報を組み込み、復号化時にこのマーカ情報からメモリをランダムアクセスするための情報を読みとる。 - 特許庁

To provide an information processing apparatus, a bridge device, and an information processing method, for improving a processing speed by enabling a processor to perform read processing to a storage medium whose read speed is high at a DMA (Direct Memory Access) transfer destination.例文帳に追加

DMA転送先の読み出し速度の速い記憶媒体に対してプロセッサからの読み出し処理を可能とし、処理速度の向上を行う情報処理装置、ブリッジ装置および情報処理方法を提供することを課題とする。 - 特許庁

To suppress conventional overheads for rewriting of operation setting to a RAM (Random Access Memory) after transfer of an operational state when transferring from a normal operational state to a power-saving state in a semiconductor device.例文帳に追加

半導体装置において、通常の動作状態から省電力状態に移行した際に、従来における動作状態の移行後にあるＲＡＭへの動作設定の書き換えのためのオーバーヘッドを抑えることを目的とする。 - 特許庁

To reduce the area of an LSI by realizing a HARQ (Hybrid Auto Request) even when the memory size of a data storage part is small while suppressing performance deterioration and to reduce a current consumption by reducing access frequencies to the data storage part.例文帳に追加

性能劣化を抑えながらデータ格納部のメモリサイズが小さくでもＨＡＲＱを実現して、ＬＳＩの面積を削減すること、およびデータ格納部へのアクセス頻度を低くすることにより消費電流を小さくすること。 - 特許庁

To prevent writing errors of TMR elements having a small writing margin, by equalizing to each other the values of the writing currents flowing through the writing wirings formed in the array of the respective stages of the laminated cell array of a magnetic random access memory.例文帳に追加

磁気ランダムアクセスメモリの積層セルアレイの各段アレイに形成された書き込み配線に流れる書き込み電流の値を各段で等しくなるようにし、書き込みマージンの少ないＴＭＲ素子の誤書き込みを防止する。 - 特許庁

A memory control unit 20 excludes the congenital and acquired defective blocks from access target blocks by referring to the pieces of defective block information registered in the block information storage table 51a beforehand by a diagnosis unit 40.例文帳に追加

メモリ制御部２０は、予め診断部４０によりブロック情報格納テーブル５１ａに登録された不良ブロック情報を参照することにより、先天性および後天性不良ブロックをアクセス対象ブロックから除外する。 - 特許庁

To improve the processing efficiency for DMA(direct memory access) transfer by performing DMA transfer between a data buffer and an encoding means or a decoding means continuously in plural lines even in the case of the data buffer whose storage capacity is smaller than one page.例文帳に追加

データバッファが１ページ未満の記憶容量でも、データバッファと符号化手段又は復号化手段との間のＤＭＡ転送を複数ライン連続で行なえるようにし、ＤＭＡ転送時の処理効率を向上させる。 - 特許庁

The updating control part 8 updates the program stored in a program memory 2A4 or a boot disc 4A, after connecting a host I/F part 2A1 to an access request processing part 2B3 in the other controller 2B by a connection control part 7.例文帳に追加

更新制御部８は、接続制御部７によって、上位I/F部２Ａ１を他方のコントローラ２Ｂ内のアクセス要求処理部２Ｂ３に接続させた後、プログラムメモリ２Ａ４またはブートディスク４Ａに記憶されたプログラムを更新させる。 - 特許庁

To provide a semiconductor memory in which a cell plate potential is not varied even in the case that a state is shifted from a state in which accumulated electric charges do not exist in electronic charges accumulating nodes of all capacitors to access operation, when a power source is applied.例文帳に追加

電源投入時において、全てのセルキャパシタの電荷蓄積ノードには蓄積電荷は存在しない状態からアクセス動作に移行する場合おいても、セルプレート電位が変動しない半導体記憶装置を提供すること - 特許庁

To provide a memory access for efficiently processing data by switching a priority synchronized with a job, even when switching the priority in response to a processing content of a bus master and when a priority-switching grain size is fine.例文帳に追加

バスマスタの処理内容に応じて優先度を切り替え、優先度の切り替え粒度が細かい場合であっても、ジョブに同期した優先度の切り替えを行うことで、効率的にデータ処理を行うためのメモリアクセスを実現する。 - 特許庁