「microcomputer cpu」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

When the difference between expansion model types of the menu, etc., is processed, a CPU 103 reads the data of the customized data area 202 each time or previously, and the CPU 103 conducts a process in response to the contents corresponding to a RAM 105, an EEPROM 106, an OSD circuit 107, a device control microcomputer 109, etc., and can absorb the difference between the model types.例文帳に追加

メニューなど展開機種間の差分部分の処理を行う場合は、その都度もしくは、予めカスタマイズデータ格納領域２０２のデータを読み込んで、その内容に応じた処理をＣＰＵ１０３がＲＡＭ１０５及びＥＥＰＲＯＭ１０６及びＯＳＤ回路１０７及びデバイス制御マイクロコンピュータ１０９などに対して行うことで、機種間の差分を吸収することができる。 - 特許庁

The microcomputer having a ROM 10 with stored program data is provided with an address decoder 20 decoding address data from a program counter 30 and outputting a signal for selecting the address of the ROM 10, and an address setting means which compulsorily sets output data of the address decoder 20 to a specified address based on a signal from CPU 40, which shows that the microcomputer becomes a standby state.例文帳に追加

プログラムデータが格納されたＲＯＭ１０を有するマイクロコンピュータにおいて、プログラムカウンタ３０からのアドレスデータを解読して、ＲＯＭ１０のアドレスを選択するための信号を出力するアドレスデコーダ２０と、マイクロコンピュータがスタンバイ状態に入ったことを示すＣＰＵ４０からの信号に基づいて、アドレスデコーダ２０の出力データを強制的に特定アドレスに設定するアドレス設定手段とを設けた。 - 特許庁

To provide an information processor in which a circuit scale is smaller and more inexpensive, circuit design is easier and correspondence to specification change or the like of an applied product is more easily than those of an information processor of the conventional microcomputer configuration comprising a CPU and a ROM, and to provide its circuit design method.例文帳に追加

ＣＰＵとＲＯＭからなる従来のマイコン構成の情報処理装置に較べて、回路規模が小さく安価であり、且つ回路設計が容易で、適用製品の仕様変更等への対応が容易な情報処理装置およびその回路設計方法を提供する。 - 特許庁

The CPU of a microcomputer for display control discriminates whether a defined command is received or not (step S262) in decoration pattern performance setting processing to be carried out after a prescribed time (33 millisecond, concretely) has passed since confirming reception of a varying starting command sent from a main substrate.例文帳に追加

表示制御用マイクロコンピュータのＣＰＵは、主基板から送出される変動開始コマンドの受信を確認してから所定時間（具体的には、３３ミリ秒）が経過した後に実行する飾り図柄演出設定処理において、確定コマンドを受信しているか否かを判別する（ステップＳ２６２）。 - 特許庁

The CPU every chip 1 and peripheral ever chip 19 are interfaced by fast serial data communication to obtain the microcomputer which can have interface signal terminals decreased, reduces the oppression to in-circuit emulator dedicated signal terminals of this chip specifications, and is increased in the number of freely usable terminals.例文帳に追加

ＣＰＵエバチップ１と周辺エバチップ１９の両者のインタフェースを高速シリアルデータ通信にて行うことにより、インタフェース信号端子を削減でき、本チップ仕様におけるインサーキットエミュレータ専用信号端子への圧迫を軽減し、自由に使用する端子数を増加したマイクロコンピュータが得られる。 - 特許庁

To flexibly set, in a microcomputer having a function of changing the level of an output terminal in a sleep mode where the clock of a CPU is stopped, the time for the change of the level of the output terminal and the time between the change of the level of the output terminal and the recovery from the sleep mode.例文帳に追加

ＣＰＵのクロックが停止しているスリープモードにおいて出力端子のレベルを変える機能を有するマイクロコンピュータにおいて、出力端子のレベルを変えるまでの時間と出力端子のレベルを変えてからスリープモードを解除するまでの時間を自在に設定できるようにする。 - 特許庁

Register access from a CPU (system control microcomputer part) 110 to an LSB 125a in the control register 125 is made, and an access address to the LSB 125a is decoded by an address decoding part 111, and an access control signal is issued to the entire control register 125.例文帳に追加

ＣＰＵ（システム制御マイコン部）１１０から制御レジスタ１２５内のＬＳＢ１２５ａに対してレジスタアクセスを行い、アドレスデコード部１１１において、前記ＬＳＢ１２５ａへのアクセスアドレスをデコードして、前記制御レジスタ１２５の全体に対してアクセス制御信号を発行する。 - 特許庁

When a system in an abnormal sate is detected from among three systems which are configured using three CPU cores 11-13 of a multi-core microcomputer 1 by an abnormality monitoring part 40, a reset request signal which can identify the system in an abnormal state is outputted by a reset part 50.例文帳に追加

マルチコアマイコン１の３つのＣＰＵコア１１〜１３を用いて構成される３つのシステムの中から、異常状態のシステムが異常監視部４０によって検出されると、異常状態のシステムを識別可能なリセット要求信号がリセット部５０によって出力される。 - 特許庁

In a motor controller for controlling the stepping motor M using a microcomputer, a CPU 10 lowers the drive frequency to be inputted to the stepping motor M than that in the previous condition and also raises the drive current, when a load to be applied to the stepping motor M becomes large during a series of drive operations.例文帳に追加

ステッピングモータＭをマイコン制御するモータ制御装置であって、ＣＰＵ１０は、一連の駆動中にステッピングモータＭに加わる負荷が大きくなる場合、それ以前の状態よりもステッピングモータＭに入力すべき駆動周波数を下げ、かつ、駆動電流を上げるように変更する。 - 特許庁

A CPU 111 detects a first state in which the field strength increases with time and a second state in which the field strength reduces with time, and controls the output mode of the indicator 22 via a control microcomputer 126 in response to each of the first state and second state.例文帳に追加

ＣＰＵ１１１は、電界強度が時間経過に伴って強くなっている第１の状態と、時間経過に伴って弱くなっている第２の状態を検出し、第１の状態と第２の状態のそれぞれに応じて、制御マイコン１２６を通じてインジケータ２２からの出力形態を制御する。 - 特許庁

In a microcomputer (10) for executing data transfer between the CPU (20) and a memory (60) through a serial interface (50), an interruption management mechanism (40) for managing an interruption request of the serial interface (50) includes state transition circuits (42f, 42g) and an interruption request issue circuit (42).例文帳に追加

ＣＰＵ（２０）およびメモリ（６０）間のデータ転送がシリアルインタフェース（５０）を介して実施されるマイクロコンピュータ（１０）においてシリアルインタフェース（５０）の割り込み要求を管理する割り込み管理機構（４０）は、状態遷移回路（４２ｆ、４２ｇ）と、割り込み要求発行回路（４２）とを備える。 - 特許庁

When an event interruption standby timer value reaches a limit time judgement value without detecting the occurrence of event interruption, the CPU 131 of a microcomputer 120 for performance control starts loop processing and inhibits the start of the execution of performance control interruption processing corresponding to the occurrence of timer interruption.例文帳に追加

演出制御用マイクロコンピュータ１２０のＣＰＵ１３１は、イベント割込みの発生が検出されずにイベント割込み待ちタイマ値が制限時間判定値に達すると、ループ処理に入ってタイマ割込みの発生に対応する演出制御割込み処理の実行を開始させないようにする。 - 特許庁

When a load determination mode in which the guard electrode 13 is grounded on the vehicle body 7 is set by the switch part 31, the CPU of the microcomputer 40 determines a load on the vehicle seat 9 based on the electrostatic capacity between the main electrode 11, the sub electrode 12 and the guard electrode 13.例文帳に追加

一方、スイッチ部３１によってガード電極１３が車両ボディ７に接地された荷重判別モードに設定されると、マイコン４０のＣＰＵが、メイン電極１１及びサブ電極１２とガード電極１３との間の静電容量に基づいて車両シート９における荷重を判別する。 - 特許庁

If the value stored in a total reserved memory number counter is 3 (Step S101B), a CPU of a game controlling microcomputer determines whether the value in the total reserved memory number counter is at least the previous value in the reserved memory number counter (Step S101C) in a variation pattern setting process.例文帳に追加

変動パターン設定処理において、遊技制御マイクロコンピュータのＣＰＵは、保存されている合算保留記憶数カウンタの値が３であるとき（ステップＳ１０１Ｂ）、合算保留記憶数カウンタの値が前回保留記憶数カウンタの値以上であるか否かを判定する（ステップＳ１０１Ｃ）。 - 特許庁

A microcomputer 24 incorporated in a BS digital tuner 1 receives data transmitted from an external unit 4 byte to byte by sampling the state of a general purpose port 26 based on the communication rate between the BS digital tuner 1 and the external unit 4 and then delivers the data to a main CPU 23.例文帳に追加

ＢＳデジタルチューナ１に内蔵されたマイコン２４は、ＢＳデジタルチュ−ナ１及び外部機器４の間の通信速度に基づいて汎用ポート２６の状態をサンプリングすることによって、外部機器４から送信されるデータを１バイトずつ受信してメインＣＵＰ２３に送出する。 - 特許庁

The recorder 10 stops or limit supply of power to an IEEE1394 transmission/reception section 15 being a circuit associated with the IEEE1394 and a host CPU 12, and reaches a standby state while supplying power to a CEC I/F 14 being a circuit associated with the HDMI and a front microcomputer 13.例文帳に追加

レコーダ１０は、ＩＥＥＥ１３９４に係る回路であるＩＥＥＥ１３９４送受信部１５，ＨＯＳＴ ＣＰＵ１２への電力供給を停止又は制限すると共に、ＨＤＭＩに係る回路であるＣＥＣ Ｉ／Ｆ１４，フロントマイコン１３に電力を供給しながら待機する。 - 特許庁

The semiconductor device is a microcomputer 100A for controlling access to the storage device 3 and comprises a first bus 5, at least one CPU 1 connected to the storage device 3 through the first bus 5, and a monitoring device 10 for monitoring an address on the first bus 5.例文帳に追加

本発明による半導体装置は、記憶装置３へのアクセス制御を行うマイクロコンピュータ１００Ａであり、第１のバス５と、第１のバス５を介して記憶装置３に接続される少なくとも１つのＣＰＵ１と、第１のバス５上のアドレスを監視する監視装置１０とを具備する。 - 特許庁

This single chip microcomputer 10 comprises a storage part 26 for successively storing, when giving an interruption request from an ICU 25 to a CPU 21, its interruption factor and a program execution address at the time the CPU 21 accepts the interruption request in association with each other; and an external read-out part 27 for reading the storage content of the storage part 27 and outputting it to the outside.例文帳に追加

ＩＣＵ２５からＣＰＵ２１に対して割り込み要求が与えられた場合に、その割り込み要因とＣＰＵ２１が割り込み要求を受け付けた時点のプログラム実行アドレスとを互いに対応付けて逐次記憶する記憶部２６と、記憶部２６の記憶内容を読み取り、かつこれを外部に出力する外部読出部２７と、を備えてシングルチップマイクロコンピュータ１０を構成するようにしている。 - 特許庁

In a microcomputer with a nonvolatile memory built therein, a memory control circuit 2 has a register circuit 21 for storing various control signals for memory, and resistors for storing the respective control signals of the register circuit 31 are set at a prescribed timing depending on the characteristic of the memory by a CPU 2.例文帳に追加

不揮発性メモリを内蔵するマイクロコンピュータにおいて、メモリ制御回路２にメモリの各種制御信号を格納するレジスタ回路２１を設け、そのレジスタ回路３１のそれぞれの制御信号を格納するそれぞれのレジスタをＣＰＵ２によってメモリの特性に依存する所定のタイミングで設定する。 - 特許庁

In the microcomputer 9, the command signal is supplied to a central processing unit (CPU) 10, a display size change processing means 11 (software) forms a control signal of a display size, and a display position movement processing means 12 (software) forms a control signal of a display position.例文帳に追加

このマイクロコンピュータ９では、上述の指令信号が中央処理装置（ＣＰＵ）１０に供給されて表示サイズ変更処理手段１１（ソフトウェア）によって表示サイズの制御信号が形成されると共に、表示位置移動処理手段１２（ソフトウェア）によって表示位置の制御信号が形成される。 - 特許庁

The single-chip microcomputer includes; a first bus having a CPU and a cache memory connected therewith; a second bus having a DMAC and an external bus interface circuit connected therewith; and a first control circuit which is connected to the first and the second busses and includes an address transfer circuit for selectively transferring an address signal on the first bus to the second bus.例文帳に追加

ＣＰＵとキャッシュメモリとが接続される第１バスと、ＤＭＡＣと外部バスインターフェイス回路とが接続される第２バスと、上記第１と第２バス接続され、上記第１バス上のアドレス信号を選択的に上記第２バスへ転送するアドレス転送回路を含む第１制御回路とを備える。 - 特許庁

Concretely, the sub-microcomputer 126 analyzes a link on signal outputted from a PHY chip 113 and a power control signal outputted from a power button 121 and a remote control light receiving part 122 and controls the on/off of a system power source 131 for supplying power to a CPU 101 and a LINK chip 112.例文帳に追加

具体的には、サブマイコン１２６は、ＰＨＹチップ１１３から出力されるリンクオン信号ならびに、電源ボタン１２１およびリモコン受光部１２２から出力される電源制御信号を解析して、ＣＰＵ１０１やＬＩＮＫチップ１１２に電力を供給するシステム電源１３１のオン／オフを制御する。 - 特許庁

To provide a display device in which no dedicated circuit is required to increase the number of input/output ports even though the number of input/ output ports of a CPU is insufficient and a circuit using a low cost microcomputer having a small number of terminals is constituted, and to provide a driving method for the device and an electronic equipment.例文帳に追加

本発明は、ＣＰＵの入出力ポートの数が不足するような場合でも、入出力ポート増設用の専用の回路を設ける必要がなく、端子数の少ない安価なマイコンを用いた回路を構成可能な表示装置及び表示装置の駆動方法並びに電子機器を提供する。 - 特許庁

As a means for preventing the electromagnetic wave, which is generated from the microcomputer substrate, harmful for human being, an electromagnetic wave preventing sheet board 22 is provided and an effector 1 makes a CPU 5 work a timbre signal by an A/D converter 4 or D/A converter 9 and detect the presence/absence of the timbre signal by a timbre signal detecting circuit 3.例文帳に追加

マイコン基板より発生する人に有害な電磁波を防止する手段として電磁波防止シート板２２を設けると共に、エフェクタ１は、ＣＰＵ５に、ＡＤ変換器４やＤＡ変換器９で音色信号を加工するとともに、音色信号検出回路３で音色信号の有無を検出する。 - 特許庁

A CPU of a game control microcomputer mounted on a main board updates data showing the number of pattern increase times stored in a pattern increase number table so as to add one to the number of the pattern increase times according to a probability variable big win pattern inducingly displayed as a determined pattern constituting a big win display result.例文帳に追加

主基板に搭載された遊技制御用マイクロコンピュータのＣＰＵは、大当りの表示結果を構成する確定図柄として導出表示させた確変大当り図柄に応じた図柄増加回数が１加算されるように、図柄増加回数テーブルに格納されている図柄増加回数を示すデータを更新する。 - 特許庁

The microcomputer 10 calculates SOC of the lead battery 1 in a normal mode when the power is supplied from the generator 7, and is operated in a sleep mode not for calculating the battery charging state by reducing the operational clock frequency of a CPU when the power is supplied from the lead battery 1, and the power consumption is lower than that in the normal mode.例文帳に追加

マイコン１０は、発電機７から電力が供給されたときにノーマルモードで鉛電池１のＳＯＣを演算し、鉛電池１から電力が供給されたときにＣＰＵの動作クロック周波数が下げられバッテリの充電状態を演算しないスリープモードで動作し、ノーマルモードより低消費電力となる。 - 特許庁

A microcomputer 1 consists of a CPU 11 for processing a plurality of kinds of monitor data, a RAM 12 for temporarily storing data to be displayed and a ROM 13 for storing software with a performance algorithm of a display method mounted, types of the plurality of kinds of monitor data and parameters about a display condition such as a display time interval.例文帳に追加

マイクロコンピュータ１は、複数種類のモニタデータを処理するＣＰＵ１１、表示すべきデータを一時記憶するＲＡＭ１２、及び表示方式の実行アルゴリズムを実装したソフトウェアや、複数種類のモニタデータの種別、表示時間間隔などの表示条件に関するパラメータを格納するＲＯＭ１３から構成されている。 - 特許庁

A CPU installed in a presentation controlling microcomputer prevents the start of execution of a presentation controlling interrupt process corresponding to the occurrence of a timer interrupt by starting a loop process if the value in an event interrupt stand-by timer reaches a limit time determination value without detecting an event interrupt (the step S372: Yes).例文帳に追加

演出制御用マイクロコンピュータが備えるＣＰＵは、イベント割込みの発生が検出されずにイベント割込み待ちタイマ値が制限時間判定値に達すると（ステップＳ３７２；Ｙｅｓ）、ループ処理に入ってタイマ割込みの発生に対応する演出制御割込み処理の実行を開始させないようにする。 - 特許庁

A CPU installed in a presentation controlling microcomputer prevents the start of execution of a presentation controlling interrupt process corresponding to the occurrence of a timer interrupt by starting a loop process if the value in an event interrupt stand-by timer reaches a limit time determination value without detecting the occurrence of the event interrupt (the step S372: Yes).例文帳に追加

演出制御用マイクロコンピュータが備えるＣＰＵは、イベント割込みの発生が検出されずにイベント割込み待ちタイマ値が制限時間判定値に達すると（ステップＳ３７２；Ｙｅｓ）、ループ処理に入ってタイマ割込みの発生に対応する演出制御割込み処理の実行を開始させないようにする。 - 特許庁

A microcomputer receives an overflow reset signal (VF) which a WDT counter (9) generates, generates a different signal, for example, a period change reset signal which has a longer assertion time than the overflow reset signal (11, 31), resets a CPU with the overflow reset signal (VF) and outputs the period change reset signal (RT) to the outside.例文帳に追加

ＷＤＴカウンタ（９）が発生したオーバーフローリセット信号（ＶＦ）を受け、これと異なる、例えばこれより長いアサート時間を有する期間変更リセット信号を生成し（１１，３１）し、オーバーフローリセット信号（ＶＦ）ＣＰＵをリセットするとともに、期間変更リセット信号（ＲＴ）を外部に出力する。 - 特許庁

To provide a defective bit evading method for a semiconductor device, by which the semiconductor device such as a microcomputer with a CPU and a memory formed on a single semiconductor board is delivered as a product even with a large number of defective bits, an yield is improved, and relief is efficiently performed.例文帳に追加

ＣＰＵとメモリを単一の半導体基板上に形成したマイクロコンピュータ等の半導体装置において、不良ビットの個数が多い場合でも製品として出荷することができ、歩留まりが向上し、救済効率の良い半導体装置の不良ビット回避方法及び半導体装置を提供する。 - 特許庁

Concerning this microcomputer 9, the command signal is supplied to a central processing unit(CPU) 10, the control signal of a display size is formed by a display size change processing means 11 (software), and the control signal of display position is formed by a display position moving processing means 12 (software).例文帳に追加

このマイクロコンピュータ９では、上述の指令信号が中央処理装置（ＣＰＵ）１０に供給されて表示サイズ変更処理手段１１（ソフトウェア）によって表示サイズの制御信号が形成されると共に、表示位置移動処理手段１２（ソフトウェア）によって表示位置の制御信号が形成される。 - 特許庁

This microcomputer having a CPU 11, a flash ROM 12 for storing a program and the like, and a read control part 30 for controlling read from the flash ROM 12 is constituted to divide the flash ROM 12 by sectors, and constituted to output a read data RDM and security information SEC of the sector corresponding to an address thereof, when the read address is assigned.例文帳に追加

ＣＰＵ１１と、プログラム等を記憶するフラッシュＲＯＭ１２と、フラッシュＲＯＭ１２の読み出しを制御する読み出し制御部３０を有するマイクロコンピュータにおいて、フラッシュＲＯＭ１２をセクタで区分し、読み出しアドレスが指定されたときに、読み出したデータＲＤＭとそのアドレスに対応するセクタのセキュリティ情報ＳＥＣを出力するように構成する。 - 特許庁

Built-in self test is started by the command of CPU 12 and the test results of a memory 11 and a logic circuit group 13 are read from the memory inspection compressor 17 and the logic circuit inspection compressor 15, it is compared with an expectation value which is previously stored in the memory 11 and the result is diagnosed in the one chip microcomputer 10.例文帳に追加

そして、ＣＰＵ１２の指令により組み込み自己検査を起動し、メモリ１１および論理回路群１３のテスト結果をメモリ検査用圧縮器１７および論理回路検査用圧縮器１５から読み出して、１チップマイクロコンピュータ１０内部において、あらかじめメモリ１１に記憶されている期待値とそれぞれ比較し結果診断を行う。 - 特許庁

In a microcomputer system having the CPU, a ferroelectric memory and an I/O unit, the ferroelectric memory is constituted, so that discrimination bits to decide whether a prescribed data string is made to be rewritable by each prescribed data string to data to be written and an area where data rewrite is prohibited is set in the ferroelectric memory by the discrimination bits.例文帳に追加

ＣＰＵ、強誘電体メモリ及びＩ／Ｏユニットを有するマイクロコンピュータシステムにおいて、強誘電体メモリは、書き込まれるデータに、所定のデータ列毎にそのデータ列を書き換え可能とするか否かを決定するための判別ビットが付加され、この判別ビットにより強誘電体メモリにデータ書き換えが禁止される領域が設定されるようにした。 - 特許庁

The self-check of incorporation is started by a command of a CPU 12, and the test results of the memory 11 and a logic circuit group 13 are read from the memory checking compressor 17 and the logic circuit checking compressor 15 and compared respectively with expected values stored beforehand in the memory 11 to diagnose the result inside the one-chip microcomputer 10.例文帳に追加

そして、ＣＰＵ１２の指令により組み込み自己検査を起動し、メモリ１１および論理回路群１３のテスト結果をメモリ検査用圧縮器１７および論理回路検査用圧縮器１５から読み出して、１チップマイクロコンピュータ１０内部において、あらかじめメモリ１１に記憶されている期待値とそれぞれ比較し結果診断を行う。 - 特許庁

When the execution of game control is to be started by the CPU of a microcomputer for the game control or the like, by reading numerical data from a random number value register and changing the bit value of random number latch flag data RDFM0 and random number latch flag data RDFM1 from "1" to "0" or the like, a corresponding random number latch flag is set to an OFF state.例文帳に追加

遊技制御用マイクロコンピュータのＣＰＵなどにより遊技制御の実行が開始されるときには、乱数値レジスタから数値データを読み出して、乱数ラッチフラグデータＲＤＦＭ０や乱数ラッチフラグデータＲＤＦＭ１のビット値を“１”から“０”へと変化させることなどにより、対応する乱数ラッチフラグをオフ状態に設定する。 - 特許庁

In the microcomputer 100, a bus control part 103, equipped with a data input/output control part 112, inputs and outputs an address value to and from an external address bus 107 according to a control signal 106 from a CPU core 102, inputs and outputs data to and from an external data bus 108, and outputs a write signal MWR109 to an external memory.例文帳に追加

バス制御部１０３では、データ入出力制御部１１２を備え、ＣＰＵコア１０２からの制御信号１０６に基づき、外部アドレスバス１０７にアドレス値を入出力し、外部データバス１０８にデータを入出力し、また、図示していない外部メモリへ、書き込み信号ＭＷＲ１０９を出力する処理を行う。 - 特許庁

The automatic reading circuit 17 reads the level of the signal to be monitored supplied to a prescribed input terminal (B1 to B2) of the microcomputer 2 every fixed time, and raises the CPU 3 from a stopping state to an operating state when the judgment level reaches a preset specified level.例文帳に追加

そして、自動読込回路１７は、ＣＰＵ３が動作を停止している場合に、当該マイコン２の所定の入力端子（Ｂ１又はＢ２）に供給される監視対象信号のレベルを一定時間毎に読み込んで判断し、その判断レベルが事前に設定されている特定のレベルになると、ＣＰＵ３を停止状態から動作状態へと起床させる。 - 特許庁

In the microcomputer 100 of a remote controller, a setup data protection part 140 stops the operation of the SRAM 110 synchronously with a reset signal S1 output from a reset control part 130 when asynchronous reset is generated, delays the reset signal S1 until after stopping the operation of the SRAM 110, and outputs the delayed reset signal S1 to a CPU 120.例文帳に追加

リモートコントローラのマイコン１００において、設定データ保護部１４０は、非同期リセットが生じたときにリセット制御部１３０から出力されるリセット信号Ｓ１に同期してＳＲＡＭ１１０の動作を停止させると共に、リセット信号Ｓ１を、ＳＲＡＭ１１０の動作停止の後までに遅延させてＣＰＵ１２０に出力する。 - 特許庁

The switches IRTSW, IRRSW receive data transmitted from one infrared transmission circuit TRIR1 with other TRIR2-TRIR4 through reflection from a surrounding environment by controlling a microcomputer MCU including a processing part CPU to suppress interference and to constitute an optical loopback, thus implementing a self-diagnosis.例文帳に追加

これらのスイッチＩＲＴＳＷ，ＩＲＲＳＷは処理部ＣＰＵを含むマイクロコンピュータＭＣＵの制御により、一つの赤外線送信回路ＴＲＩＲ１が送信したデータを、周囲の環境からの反射により別の赤外線受信回路ＴＲＩＲ２〜４で受信することで干渉を低減し、光学的なループバックを構成して自己診断を実行する。 - 特許庁

The microcomputer provided with a CPU and a memory is configured so as to download a memory diagnostic program from the outside, divide the memory into two areas or more, store the memory diagnostic program and a work area in one area and repeatedly diagnose other areas while dynamically switching work areas during executing the memory diagnostic program to thereby diagnose the entire areas of the memory.例文帳に追加

ＣＰＵとメモリを備えたマイクロコンピュータシステムにおいて、外部からメモリ診断プログラムをダウンロードし、メモリを２以上の領域に分けてメモリ診断プログラムと作業領域を１つの領域に格納し、メモリ診断プログラムの実行中に動的に作業領域を切り替えながら他の領域を診断することを繰り返すことによりメモリの全領域を診断するように構成する。 - 特許庁

A microcomputer 100 comprises a ROM 120 storing an instruction data column, a CPU 110 having an IR 111 and a PC 112 showing a specific instruction address SIA, instruction addition registers 131 etc. capable of storing added instruction data and an added address, an added address comparing circuit 140 for comparing the specific instruction address SIA and the added address, and an instruction selector 150.例文帳に追加

マイクロコンピュータ１００は、命令データ列が記憶されたＲＯＭ１２０と、ＩＲ１１１、特定命令アドレスＳＩＡを示すＰＣ１１２を有するＣＰＵ１１０と、追加命令データと追加アドレスとを記憶可能な命令追加レジスタ１３１等と、特定命令アドレスＳＩＡと追加アドレスとを比較する追加アドレス比較回路１４０と、命令セレクタ１５０とを備える。 - 特許庁

A CPU reads appropriate data from a memory where data for adjustment for adjusting the non-overlap time of the two-phase clock signal are stored in accordance with sensor signals outputted by a temperature sensor and a voltage sensor for sensing the operation environment of a microcomputer and sets a delay time (d) by delay controlling parts 12a and 12b arranged in a two-phase clock single generating part 4.例文帳に追加

ＣＰＵは、マイクロコンピュータの動作環境をセンシングする温度センサ，電圧センサが出力したセンサ信号に応じて、二相クロック信号のノンオーバーラップ時間を調整するための調整用データが記憶されているメモリより適切なデータを読み出して、二相クロック信号生成部４に配置されているディレイ制御部１２ａ，１２ｂによって遅延時間ｄの設定を行う。 - 特許庁

When a camera 10 is hung by a strap 28 while a photographing lens 14 is drawn out from a camera body 12, the self-weight detecting switch is turned ON and a microcomputer in the camera 10 (CPU) performs processing for evacuating the lens barrel 15 from an extension position to a barrel-collapsed position automatically after receiving the detection signal to store the lens barrel in the camera body 12.例文帳に追加

撮影レンズ１４がカメラボディ１２から繰り出されている状態のときに、カメラ１０がストラップ２８に吊り下げられると、自重検出スイッチがＯＮになり、この検出信号を受けてカメラ１０内のマイコン（ＣＰＵ）はレンズ鏡胴１５を繰出位置から自動的に沈胴位置に退避させる処理を行い、レンズ鏡胴１５をカメラボディ１２内に収納する。 - 特許庁