「multiple bit」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

The reference signal is changed by using an amplitude of the decrease of the step voltage of the step wave by a multiple of 1/2, the integrator 106 is used to apply successive approximation to the residual voltage for AD conversion, and one bit each of low order digital values is decided from the high order digital value.例文帳に追加

前記階段波のステップ電圧を1/2倍ずつ減少させた振幅で参照信号を変化させ，残差電圧を積算器106を用いて逐次近似することでＡＤ変換し、下位ディジタル値を上位より１ビットずつ決定する。 - 特許庁

To provide a semiconductor storage device corresponding to speed-up by a multiple-bit output, while minimally suppressing the increase of a chip area associated with the augmentation of storage capacity without lowering redundant efficiency.例文帳に追加

本発明は、多ビット出力による高速化に対応すると共に、冗長効率を下げることなく、記憶容量の増加に伴うチップ面積の増大を最小限におさえることができる半導体記憶装置を提供することを目的とする。 - 特許庁

It becomes possible to directly write out a result of multiple valued error diffusion processing and a binary valued result of the dither processing, without bit expansion for a memory area, by binarizing the output of the dither processing as 0 and the maximum output value of the error diffusion processing.例文帳に追加

ディザ処理の出力を０と誤差拡散処理の最大出力値の２値にする事で、一つの記憶領域に対して、多値化の誤差拡散処理結果と、２値化のディザ処理結果をビット拡張せずに直接書き出す事を可能にした。 - 特許庁

A shift register of, for example, 32 bit × 5 block is constituted as the shift register according to a block length and a number of blocks, and data of the respective blocks are shifted in the shift register and inputted in a multiplier and an adder respectively to execute a multiple length arithmetic processing.例文帳に追加

ブロック長とブロック数に応じたシフトレジスタとして、例えば３２ビット×５ブロックのシフトレジスタを構成し、各ブロックのデータをシフトレジスタにおいてシフトし、それぞれ乗算器、加算器に入力して、多倍長演算処理を実行する。 - 特許庁

The time counter 1 which has additional functions such as a compare function and has a multiple bit length is so constituted that a compare register part 3 constituting the additional functions and a time counter part 2 may be operated as counters of the same number of bits at the time of test.例文帳に追加

コンペア機能等の付加機能を有する複数ビット長のタイマカウンタ１は、テスト時には付加機能を構成するコンペアレジスタ部３をタイマカウンタ部２と同一ビット数のカウンタとして動作させることができるように構成されている。 - 特許庁

Multiple separation circuits 105 and 106 are connected mutually, thus enabling the transmission path of Giga-bit Ethernet (R) signal from separation circuits 103 and 104 in each multiplex separation circuit, to select a path for connecting to Giga-bit Ethernet lines 109 and 110, or a path for connecting to multiplex circuits 102 and 101, within other demultiplexing circuits 106 and 105.例文帳に追加

多重分離回路１０５、１０６間を相互に接続することにより、各多重分離回路内の分離回路１０３、１０４からのギガビットイーサネット（登録商標）信号の伝送経路を、ギガビットイーサネット回線１０９、１１０につながる経路か他の多重分離回路１０６、１０５内の多重回路１０２、１０１につながる経路かに選択可能に構成した。 - 特許庁

Each bit constituting each of the layer address signals A13 to A15 is transmitted via at least two through electrodes parallel-connected in each controlled chip among multiple first through electrodes, and each bit constituting the command signal ICMD is transmitted via corresponding one through electrode selected by an output switch circuit and an input switch circuit.例文帳に追加

層アドレス信号Ａ１３〜Ａ１５を構成する各ビットは、複数の第１の貫通電極のうち、被制御チップごとに並列接続された少なくとも２本の貫通電極を経由して伝送され、コマンド信号ＩＣＭＤを構成する各ビットは、出力切り替え回路及び入力切り替え回路によって選択された対応する１本の貫通電極を経由して伝送される。 - 特許庁

A multi-chip data detector for decoding arriving modulated data is constituted of a phase angle encoder 10 for encoding the phase angle of the arriving modulated data at a multi-chip observation interval, a decoder 20 for decoding the received vectors, and a majority decision voter 30 for selecting bit evaluation from multiple bit decision according to a majority decision rule.例文帳に追加

到来する変調データを復号するマルチチップ・データ検出器は、マルチチップ観察間隔において到来する変調データの位相角をコード化するように構成される位相角エンコーダ１０と、受取りベクトルを復号するように構成されるデコーダ２０と、多数決ルールにより多重ビット決定からビット評価を選択するように構成される多数決ボータ３０とを含む。 - 特許庁

A method for determining a data rate in a serial interface channel for a programmable logic device operating at a clock rate includes; monitoring the channel for occurrence of a single bit transition, and concluding that the data rate is virtually a multiple of the clock rate based on detection of a plurality of single bit transitions in a predefined duration.例文帳に追加

クロックレートにおいて動作しているプログラマブルロジックデバイスのシリアルインターフェースチャネルにおけるデータレートを決定するための方法であって、この方法は、単一ビット遷移の発生について、チャネルをモニタすることと、所定の継続時間における複数個の単一ビット遷移の検出に基づいて、データレートは実質的にクロックレートの倍数であると結論付けることとを包含する、方法。 - 特許庁

A data selector 104 selects the delay clock of one kind of delay time corresponding to an n-bit counter value to be supplied to a select terminal among multiple delay clocks which are supplied from a delay circuit 101 in parallel and mutually different in delay time by prescribed time.例文帳に追加

データセレクタ１０４は、遅延回路１０１から並列に供給される互いに所定時間遅延時間の異なる複数の遅延クロックのうち、セレクト端子に供給されるｎビットカウンタ値に応じた１種類の遅延時間の遅延クロックを選択する。 - 特許庁

A step of extracting transducer position information from bit patterned magnetic media includes a step of providing a magnetic storage medium having at least one data array with multiple discrete and separated recording bits and a step of providing the transducer adjacent to the data array.例文帳に追加

ビットパターン化された磁気媒体からトランスデューサ位置情報を抽出するステップは、複数の離散的かつ別個の記録ビットを備えた少なくとも１つのデータアレイを有する磁気記憶媒体を設けるステップと、データアレイに近接してトランスデューサを設けるステップとを含む。 - 特許庁

To provide a wireless communication device and a physical control channel receiving method which improve receiving characteristics of a physical control channel if bit sequences are retransmitted through a physical data channel in a wireless communication system in which a code division multiple access method is used.例文帳に追加

符号分割多元接続方式が用いられる無線通信システムにおいて、物理データチャネルを介してビット系列が再送された場合における物理制御チャネルの受信特性を向上させた無線通信装置及び物理制御チャネル受信方法を提供する。 - 特許庁

The device includes a channel selecting means for selecting one of the multiple channels, a storing means for receiving and storing a video content belonged to the selected channel, and a reproducing means for reproducing a content of a high bit rate after reading and reproducing a content of a low bit rate from the storing means, when the channel selecting means selects one of the new channels.例文帳に追加

多チャンネルのうちの1を選択するチャンネル選択手段と、当該選択された１のチャンネルに属するビデオコンテンツを受信してこれを記憶する記憶手段と、チャンネル選択手段が新たなチャンネルの１つを選択した場合に、ビデオコンテンツのうち、低ビットレートのコンテンツを記憶手段から読み出してこれを再生した後に高ビットレートのコンテンツを再生する再生手段とを備えることを特徴とする。 - 特許庁

A user terminal device 3 holds a 1-bit transaction identification flag indicating whether a current transaction processing is being conducted or has been completed, does not transmit a commit message in each transaction processing except the last one among continuous multiple transaction processings, and transmits the transaction identification bit in place of the omitted commit message during transmission of second and subsequent request messages.例文帳に追加

ユーザ端末装置３は、現在のトランザクション処理について処理中であるか処理済みであるかを示す１ビットのトランザクション識別フラグを保持し、連続する複数回のトランザクション処理における最終回を除く各トランザクション処理においてコミットメッセージを送信しないで、２回目以降の要求メッセージの送信時に、省略されたコミットメッセージの代わりに前記トランザクション識別ビットを送信する。 - 特許庁

To provide a method and a device for a time division multiple access system, especially for a system conforming to ETSI HIPERLAN/2, which warrant that each connection has an average theoretical bit rate, which restrict jitter, and which optimize the use of signal processing.例文帳に追加

時分割多元接続システム、特にＥＴＳＩ ＨＩＰＥＲＬＡＮ／２規格に準拠するシステムにおいて、各コネクションが平均的な理論的ビット速度を有することを保証し、ジッタを制限して信号処理の使用を最適化した、フレーム構築方法および装置を提供する。 - 特許庁

Predetermined pulse voltages are applied between the first terminal 7 and the third terminal 9 and between the third terminal 9 and the second terminal 8 to reversibly change the resistance values of the first and second variable resistors 5, 6, thereby recording one bit or multiple bits of information.例文帳に追加

第１の端子７と第３の端子９との間および第３の端子９と第２の端子８との間に所定のパルス電圧を印加して第１および第２の可変抵抗５，６の抵抗値を可逆的に変化させることにより１ビットあるいは多ビットの情報を記録する。 - 特許庁

When reception of a multiple PSK modulated wave such as BPSK and 8PSK is started, a selector 16C of a demodulation circuit 1C reads higher-order 3-bit Δϕ(3) of phase error data, corresponding to outputs I', Q' of a remapper 7 which conducts absolute phase processing from a phase error table among those for BPSK prepared by modulation systems.例文帳に追加

BPSK、8PSKの多重PSK 被変調波の受信を開始すると、復調回路1Cのセレクタ16C は、変調方式別に設けた内、BPSK用の位相誤差テーブルから、絶対位相化を行うリマッパ７の出力Ｉ´、Ｑ´に対応する位相誤差データの上位３ビットΔφ(3) を読み出す。 - 特許庁

To provide an image display system, wherein 8-bit (256-tone) image display with a high resolution and multiple-tone image display with a normal resolution can be performed by switching one from the other so as to display an optimum image by a simple method, depending on the situation, and to provide an image display program thereof.例文帳に追加

簡易な手法により、高解像度で８ビット（２５６階調）の画像表示と、通常解像度で多階調の画像表示とを切り替えて行うことが可能であり、状況に応じて最適な画像を表示させることのできる画像表示システム及び画像表示プログラムを提供する。 - 特許庁

The read-only memory cell comprises: at least three output lines, each of the at least three output lines representing a different multiple bit value; a switching device connected between a single one of the three output lines and a voltage source.例文帳に追加

該読み出し専用メモリセルは、少なくとも３本の出力線であって、該少なくとも３本の出力線のそれぞれは、異なる複数ビット値を表す、少なくとも３本の出力線と、該３本の出力線のうちの１本と電圧源との間に接続される切り替え装置とを含む。 - 特許庁

Three different 1-bit codes are allocated to discriminate codes of a PID part according to the lengths of prepits which are arranged zigzag and addresses are dispersed and arranged over multiple identification information parts to shorten a header part of conventionally 128 bytes to about 39 bytes.例文帳に追加

ＰＩＤ部の符号の識別に千鳥状に配置されたプリピットの長さに応じて３通りの１ビットの符号を割り当て、複数の識別情報部に渡ってアドレスを分散して配置させることで従来１２８バイト用いていたヘッダ部を３９バイト程度に短くする。 - 特許庁

Before assembly, each of the PDL files of pages to be combined on the single multiple-page sheet is rendered into a bit map or a pixel map by a rendering method process, a renderer or a rendering module, and the rendering method process includes an operation associated with the assembly depending on an assembly parameter.例文帳に追加

組み付けの前に、多数ページ単葉シート上に組み合わされるべきページのページ記述言語フアイルの各々は、レンダリング方法過程、レンダラー又はレンダリングモジュールで、ビットマップ又はピクセルマップにレンダーされるが、レンダリング方法過程は組み付けパラメーターに依存する組み付け関連操作を含む。 - 特許庁

Besides, since all the arithmetic concerning the multiple accuracy data can be simultaneously and parallel executed by dividing the data into the mutually independent arithmetic elements for the units of single accuracy data X for the 32-bit length, the parallel throughput of the data-driven processor can be exhibited at the maximum.例文帳に追加

また、多倍精度データは３２ビット長の単精度データＸ単位の互いに独立な演算要素に分割することによってデータについての演算をすべて同時並列に実行できるから、データ駆動型処理装置の並列処理能力を最大限に発揮できる。 - 特許庁

In the transfer of data from a reading channel processor 13 to a demodulation part 14, decoding data is set to be a six channel parallel being the lowest common multiple of both data and an address and a clock whose frequency is divided into six is used so that a bit unit convenient for the address as well as is obtained in the demodulation part 14.例文帳に追加

リードチャネルプロセッサ１３から復調部１４へのデータの転送を、復調部１４にとってアドレス、データのどちらにも都合が良いビット単位になるように、復号データについては両方の最小公倍数である６チャネルパラレルとし、クロックについては６分周クロックとする。 - 特許庁

To provide a data distribution device capable of accomplishing a one-to-multiple connection configuration through path switching by transmitting and distributing a signal for a long distance faster, the signal having high noise resistance and a high data bit rate, when transmitting/distributing a SATA signal to a plurality of distribution destinations.例文帳に追加

複数の配信先にＳＡＴＡ信号を伝送・配信するに当たり高い耐ノイズ性と高いデータビットレートを有する信号をより高速で長い距離伝送させて配信でき、経路の切替により１対多の接続構成を実現できるデータ配信装置を提供する。 - 特許庁

Bit information of pre-coding matrix indicators (PMIs) to be assigned to pre-coding weights is adjusted to suppress the influence of a feedback error from a mobile station device, in a code book where the multiple pre-coding weights and PMIs to be assigned to the pre-coding weights are decided.例文帳に追加

プリコーディングウェイトと、このプリコーディングウェイトに割り当てられるＰＭＩ(Precoding Matrix Indicator)とを複数定めたコードブックにおいて、プリコーディングウェイトに割り当てられるＰＭＩのビット情報を、移動局装置からのフィードバックエラーによる影響を抑制するように調整したことを特徴とする。 - 特許庁

When reception of a multiple PSK modulated wave such as BPSK, QPSK and 8PSK is started, a selector 16A of a demodulation circuit 1A reads high-order 3-bit Δϕ'(3) of phase error data corresponding to I, Q symbol streams from among a phase error table 15-1 of BPSK which is prepared by modulation systems and phase rotating angles.例文帳に追加

BPSK、QPSK、8PSKの多重PSK 被変調波の受信を開始すると、復調回路1Aのセレクタ16A は、変調方式及び位相回転角別に設けた内、BPSK用の１つの位相誤差テーブル15-1からＩ、Ｑシンボルストリームに対応する位相誤差データの上位３ビットΔφ(3) を読み出す。 - 特許庁

The output stage includes an output interface with a rate equal to ko.B that is a multiple of B and a means that reconfigures the packet having a bit transmission rate equal to ko.B by connecting the segments supplied from ko-sets of the output ports of the matrix where a relation of ki.ko>1 is satisfied.例文帳に追加

出力ステージは、Ｂの倍数、ｋｏ・Ｂに等しい速度を有する出力インターフェースと、ｋｉ・ｋｏ＞１であるマトリックスのｋｏ個の出力ポートが供給するセグメントを連結することにより、ｋｏ・Ｂに等しいビ伝送速度を有するパケットを再構築する手段とを含む。 - 特許庁

To provide a stream multiplexing method, a reproducing method, a stream multiplexing apparatus reproducing apparatus, and a digital broadcast receiving apparatus in which a plurality of streams composed of different packet unit lengths are multiplexed to form a multiple transfer stream and the multiplexed bit stream is decoded to reproduce a packet signal for each of different kinds by a stream reproducing apparatus in simple configuration when reproducing the multiple transfer stream.例文帳に追加

異なるパケット単位長からなる複数のストリームを多重化して、多重転送ストリームを形成し、それを再生する場合に、単純な構成のストリーム再生装置によって、多重化されたビットストリームを解読して、異なる種類毎のパケット信号を再生することができる、ストリーム多重化方法および再生方法ならびにストリーム多重化装置および再生装置ならびにデジタル放送受信装置を提供する。 - 特許庁

In the sampling waveform measurement device, a bit synchronization circuit for giving a time-axis signal of sampling waveform detects a ratio of beat frequency to sampling frequency between bit frequency of an input signal and sampling frequency or an integral multiple of sampling frequency, determines the time-axis signal from the ratio of detected beat frequency to the sampling frequency, and outputs as the time-axis signal.例文帳に追加

本発明は、サンプリング波形の時間軸信号を与えるビット同期回路が、入力信号のビット周波数とサンプリング周波数又はサンプリング周波数の整数倍の周波数との間のビート周波数のサンプリング周波数に対する比を検出し、検出したビート周波数のサンプリング周波数に対する比から時間軸信号を決定し、時間軸信号として出力することを特徴とするサンプリング波形測定装置である。 - 特許庁

A readout transistor 10 which reads data out by detecting the deviation of the polarization of the ferroelectric film of a selected ferroelectric capacitor 30 is connected to one end of a series circuit constituted by connecting multiple ferroelectric capacitors 30 successively in a bit-line direction and a memory cell block is composed of multiple ferroelectric capacitors 30, selection transistors 20, and one readout transistor 10.例文帳に追加

複数個の強誘電体キャパシタ３０がビット線方向に連続に接続されてなる直列回路の一端には、選択された強誘電体キャパシタ３０の強誘電体膜の分極の偏位を検知することによりデータを読み出す読み出しトランジスタ１０が接続されており、複数個の強誘電体キャパシタ３０、複数個の選択トランジスタ２０及び１個の読み出しトランジスタ１０によってメモリセルブロックが構成されている。 - 特許庁

The switching device provides an electrical connection between the voltage source and the single one of the three output lines in response to a switching signal, a voltage of the connected output line switching value in response to connection to a predetermined voltage and the multiple bit value represented by the output line is thereby selected.例文帳に追加

該切り替え装置は、切り替え信号に応答して、該電圧源と該３本の出力線のうちの１本との間の電気接続を提供し、該接続された出力線の電圧は、既定の電圧への接続に応答して値を切り替え、それによって、該出力線によって表される該複数ビット値が選択される。 - 特許庁

A multiple Davis-Meyer hash function unit 1 can be reduced in size down to a small block length n0 of the convolutional code by selecting an input bit length to a Davis-Meyer fundamental structure to be a small block length n0 of the convolutional code, and inputting it thereto by dividing it into N stages according to the constraint length N of the convolutional code length N.例文帳に追加

デービスマイヤーの基本構成への入力ビット長を、畳み込み符号の小ブロック長ｎ_0に選び、畳み込み符号の拘束長Ｎに従ってＮ段に分けて入力することにより、多重デービスマイヤーのハッシュ関数器のサイズを、畳込み符号の小ブロック長ｎ_0まで小さくできる。 - 特許庁

An image processor comprises: a memory control circuit for receiving pixel data for multiple frames in order of the frames, and storing it in a frame memory; an image processing circuit for using a high-order bit portion of the pixel data stored in the frame memory to generate processed pixel data; and an output circuit for outputting the processed pixel data.例文帳に追加

画像処理装置は、複数のフレームの画素データを、フレームの順番に受信し、フレームメモリに記憶するメモリ制御回路と、フレームメモリに記憶された画素データの上位ビット部分を利用して処理済み画素データを生成する画像処理回路と、処理済み画素データを出力する出力回路とを備える。 - 特許庁

The portable electronic equipment is provided with: a latch circuit 160 which makes the bit number of writing data width into the display RAM 140 in a display controller 100 an integral multiple of the writing data width supplied from an external microprocessor 53 or the like and holds a writing data into the display RAM; and a register for setting an operation mode.例文帳に追加

表示制御装置（１００）内部の表示ＲＡＭ（１４０）への書込みデータ幅（ビット数）を、外部のマイクロプロセッサ（５３）などから供給される書込みデータ幅の整数倍とするとともに、表示ＲＡＭへの書込みデータを保持するラッチ回路（１６０）と動作モードを設定するレジスタとを設ける。 - 特許庁

A plurality of reference cells (RMC1-RMC5) are connected to the same bit line (/BL), and the capacitance of each ferroelectric capacitor (RCF1-RCF5) in the plurality of reference cells is set so as to be 2^n (wherein n is an integral multiple) times the capacitance of the ferroelectric capacitor (CF1) of the main body memory cell (MC1).例文帳に追加

リファレンスセル（ＲＭＣ１〜ＲＭＣ５）は同一のビット線（／ＢＬ）に複数個接続され、複数個のリファレンスセルの各強誘電体キャパシタ（ＲＣＦ１〜ＲＣＦ５）の容量は本体メモリセル（ＭＣ１）の強誘電体キャパシタ（ＣＦ１）の容量の２^n倍（ｎは整数倍）の値を有するように設定される。 - 特許庁

The ACK/NACK multiple memory 41d stores therein quadrature resources of an uplink control channel corresponding to ACK/NACK and information (bit streams) to be transmitted on the uplink control channel, in a table form, with respect to a downlink shared channel to be transmitted by downlink carrier elements input to the ACK/NACK multiplexing unit 41a.例文帳に追加

ＡＣＫ／ＮＡＣＫ多重記憶部４１ｄは、ＡＣＫ／ＮＡＣＫ多重部４１ａに入力される各下りリンクのキャリア要素で送信される下りリンク共用チャネルに対するＡＣＫ／ＮＡＣＫと対応する上りリンク制御チャネルの直交リソースと、上りリンク制御チャネルで送信する情報（ビット系列）を表の形で記憶している。 - 特許庁

This data processor refers to the branch address table by address information provided by addition, by adding the address information expanded by optimization to a value of a register TBR, by optimizing the multiple of multiplying the displacement disp in response to the bit number of the address of regulating the logical address space, when generating the branch address of a first branch command.例文帳に追加

データプロセッサは、第１分岐命令の分岐アドレスを生成するとき、論理アドレス空間を規定するアドレスのビット数に応じてディスプレースメント（ｄｉｓｐ）に乗ずる倍数を最適化し、これによって拡張されたアドレス情報をレジスタ（ＴＢＲ）の値に加算し、加算によって得られたアドレス情報により分岐アドレステーブルを参照する。 - 特許庁

A CRC error detection part 170 detects an error based upon a CRC bit in a frame and when a successive CRC error decision part, 180 decides that ≥32 multiple frames have errors, the synchronism position of the subcount part 130 is taken in the main count part 130 to re-set the synchronism position of the main count part 130.例文帳に追加

ＣＲＣエラー検出部１７０でフレーム内のＣＲＣビットに基づくエラーを検出し、これが３２個以上のマルチフレームについて連続していることが連続ＣＲＣエラー判定部１８０によって判定されると、サブカウント部１３０の同期位置がメインカウント部１３０に取り込まれて、メインカウント部１３０の同期位置が再設定される。 - 特許庁

A GPS signal intensity measuring device 100 generates a "multiple bit length GPS replica signal 16" of a GPS signal received by an antenna-B 2 installed in a feeble signal environment, by utilizing information on code delay, carrier wave Doppler, and a navigation message obtained from a GPS signal received with an antenna-A 1 installed in the outside where signal intensities are high.例文帳に追加

ＧＰＳ信号強度計測装置１００は、信号強度の強い屋外に設置されたＡアンテナ１で受信されたＧＰＳ信号から得られるコード遅延、搬送波ドップラー、航法メッセージの情報を利用することで、微弱信号環境に設置されたＢアンテナ２で受信されるＧＰＳ信号の「複数ビット長ＧＰＳレプリカ信号１６」を生成する。 - 特許庁

The device includes: a memory cell array; the error detection and correction circuit performing error detection and correction of read data; and a buffer register that is provided for temporarily storing read data and data to be written and set, such that the number of data bits is a multiple of the number of data bits containing a check bit for processing error detection and correction by the error detection and correction circuit.例文帳に追加

メモリセルアレイと、読み出しデータのエラー検出と訂正を行なうエラー検出訂正回路と、読み出しデータ及び書き込みデータを一時格納するために設けられた、データビット数が前記エラー検出訂正回路によるエラー検出訂正処理の際のチェックビットを含めたデータビット数の整数倍に設定されたバッファレジスタとを備える。 - 特許庁

The compression method for the BIOS program will not totally compress the entire BIOS program but rather applies compression processing to each size being a greatest common multiple of a block size or each BIOS block unit (8 K bytes, as an example of a 4 M bit flash ROM) by means of Huffman coding, links data after the compression processing to a decrease the size of the program, after compression.例文帳に追加

ＢＩＯＳ全体を纏めて圧縮するのではなく、ＢＩＯＳの各ブロック単位または、ブロックサイズの最大公約数となるサイズ（４ＭビットフラッシュＲＯＭの例では、８Ｋバイト）毎で夫々ハフマン符号化により圧縮処理を行ない、圧縮処理後のデータを連結することでより圧縮後のサイズを小さくする事が可能である。 - 特許庁

A peak data reading part 250 obtains output signals of a unit solid or a unit super solid corresponding to the combination of the high-order bit signals of the components of the number N from multiple multi-dimensional LUT parts 154 for dividing and storing the output signals corresponding to the peak of a unit solid or a unit super solid to configure a lookup table in eight-peak units.例文帳に追加

頂点データ読出部250は、ルックアップテーブルを構成する単位立体または単位超立体の頂点に対応する出力信号を八頂点単位に分割記憶するための複数の多次元LUT部154から、N個の成分の上位ビットの信号の組み合せに対応する単位立体または単位超立体の出力信号を取得する。 - 特許庁

In an ink-jet head device 35 having head elements 11, 12, 13, 14 with a plurality of nozzles 21, 22, 23, 24 arranged, the distance L between the head elements is set at a positive integer multiple of the center distance d of ink dots adjacent to the scan direction formed on a recording medium, and the bit number B of the CPU data minimum access unit.例文帳に追加

複数のノズル２１，２２，２３，２４が配列されたヘッド素子１１，１２，１３，１４を有するインクジェットヘッド装置３５の、上記各ヘッド素子同士の距離Ｌを、記録媒体上に形成される走査する方向に隣接するインクドットの中心距離ｄと、ＣＰＵのデータの最小アクセス単位のビット数Ｂとの積の正整数倍に設定する。 - 特許庁

An encryption processing circuit for performing character exchange processing of a common key block encryption system wherein multiple-bit input data are converted and outputted is a logic circuit which receives the input data and selection data instructing permutation of the input data, and converts the data obtained by permuting the input data in accordance with the selection data under a prescribed correspondence rule and outputs it.例文帳に追加

複数ビットの入力データを変換して出力する共通鍵ブロック暗号方式の換字処理を行う暗号処理回路であって、前記入力データと、前記入力データの並べ替えを指示する選択データと、を受信し、前記入力データを前記選択データに基づいて並べ替えたデータを所定の対応規則に基づいて変換して出力する論理回路であることとする。 - 特許庁

An electronic device comprises: multiple partially formed thin film transistors, each of which includes some of a gate contact, a source contact, a drain contact, and a semiconductor; a jet-printed material that is deposited on selected partially formed transistors to form completed transistors; and readout electronic devices to detect signals from the transistors and generate an encoded bit stream.例文帳に追加

電子デバイスであって、ゲートコンタクト、ソースコンタクト、ドレインコンタクト、半導体のうちのいくつかを備え、複数の部分的に形成された薄膜トランジスタと、部分的に形成されたトランジスタのうちの選択されたものの上に蒸着され、完全なトランジスタを構成するジェット印刷された材料と、トランジスタからの信号を検出し、符号化されたビットストリームを生成する読み出し用電子機器とを備える。 - 特許庁