「parallel decoding」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

A decoding stage 102 can convert a single Java (R) byte code into many native commands and execute a command level parallel process by dividing a Java (R) hardware accelerator into the decoding stage 102 and a microcode stage 104.例文帳に追加

Ｊａｖａ（登録商標）ハードウェアアクセラレータの解読ステージ１０２とマイクロコードステージ１０４とを分けることは、解読ステージが単一Ｊａｖａ（登録商標）バイトコードの多数のネイティブ命令への変換を可能にする間に、命令レベル並列処理を実施することを可能にする。 - 特許庁

The moving image coding device comprises a coding-linked perfect decoding scheme reference image generation unit for generating a necessary reference image whenever necessary in linkage with coding, and a plurality of frames parallel processing scheme inter-frame prediction coding unit for coding a plurality of frames in parallel.例文帳に追加

符号化と連動して必要な参照画像を必要な時に随時生成する符号化連動完全復号方式参照画像生成部と、複数のフレームの符号化を並列に行う複数フレーム並列処理方式フレーム間予測符号化部を持つ。 - 特許庁

Then, a decoding process in which the coded data are parallelized can be speeded up by N pieces of decoding units which decode each of the coded data accumulated in the N pieces of accumulation units in parallel and a rearrangement unit which rearranges N pieces of decoded data respectively decoded by the N pieces of decoding units to the original order according to how they have been distributed by the distribution unit.例文帳に追加

そして、前記Ｎ個の累積部に累積された前記符号化データをそれぞれ並列して復号するＮ個の復号部と、前記Ｎ個の復号部によりそれぞれ復号されたＮ個の復号データを前記振分部による振分けに従ってもとの順序に並べ替える並替部とにより、符号化データの並列化された復号処理を高速化することができる。 - 特許庁

A CPU 1 capable of parallel arithmetic processing by using plural executing parts (EX0-EX3) by decoding read instructions stops the operation clock signal of any executing part in a non-operational state, and inhibits any data input or output when the number of arithmetic processing to be executed in parallel is smaller than the number of executing parts at the time of operating the parallel arithmetic processing.例文帳に追加

読み込んだ命令を解読し複数の実行部（ＥＸ０〜ＥＸ３）を用いて並列演算処理可能なＣＰＵ（１）は、並列演算処理を行なう場合に、実行部の数より、並列実行すべき演算処理が少ないとき、動作しない実行部の動作クロック信号を停止すると共にデータ入出力などを禁止する。 - 特許庁

A generating circuit 11D generates a header describing information required for decoding by data distribution/parallel processing at the receiver side in the case of multiplexing the encoded data sequence subjected to parallel processing by an encoding section 11, and the header is communicated by inter- socket communication other than that for the encoded data sequence.例文帳に追加

符号化部１１で並列処理された符号化データ系列の多重化に際して、受信側でのデータ分配・並列処理による復号に必要な情報を記したヘッダを生成回路１１Ｄで作成し、符号化データ系列とは別のソケット間通信を行う。 - 特許庁

A factor/pixel value converting part 213 performs L3-L1 decoding using the DCT factor of each hierarchy stored in the memory 206 in parallel with writing of the DCT factor in the memory part 206.例文帳に追加

係数／画素値変換部２１３は、このメモリ２０６へのＤＣＴ係数の書き込みと並列に、メモリ部２０６に格納された各階層のＤＣＴ係数を利用したＬ３〜Ｌ１デコード処理を実行する。 - 特許庁

To provide a parallel processor capable of improving capacity performance of a program, reducing power consumption, increasing the speed of command decoding processing, and flexibly coping with increase of computing elements.例文帳に追加

プログラムの容量パフォーマンスの向上、消費電力の低減、および命令デコード処理の高速化を図るとともに、演算器の増加に対して柔軟に対応できる並列演算処理装置を提供する。 - 特許庁

To provide an arithmetic unit and an encryption/decoding arithmetic unit for making common a part of a plurality of arithmetic processing including matrix operations, and for performing the partial matrix operations in parallel to realize a high speed operation.例文帳に追加

行列演算を含む複数の演算処理の一部を共通化し、且つ、一部行列演算を並列に実行し高速化を実現した演算装置、および、暗号・復号演算装置の提供。 - 特許庁

Decoding processes (steps S103 to 116) of the n-th macro block and transfer of motion vector of the (n+1)-th anchor block to a buffer (106) (steps S102 and S117) are executed in parallel.例文帳に追加

ｎ番目のマクロブロックの復号化処理（ステップＳ１０３〜１１６）と、（ｎ＋１）番目用アンカーブロックの動きベクトルのバッファ１０６への転送（ステップＳ１０２及びＳ１１７）とが並列して実行される。 - 特許庁

In the decoding device for decoding the audio data by processing the sequentially inputted data by software for every processing unit and then processing them by hardware, a CPU 11 performs processing of the data by the dedicated hardware 13 in parallel with that of the following processing unit by the software.例文帳に追加

順次入力されるデータについて処理単位毎にソフトウェアによる処理を行った後でハードウェアによる処理を行うことによりオーディオデータを復号する復号装置において、ＣＰＵ１１により、専用ハードウェア１３による処理と並行して次の処理単位のデータについてソフトウェアによる処理を行う。 - 特許庁

To provide an image decoding device and an image decoding method which realize parallel processing that improves throughput by using a plurality of decoders, which do not have a means that transmits the reference image of motion predictive processing to other decoders and decoders which can not receive the reference image of motion predictive processing from the outside.例文帳に追加

動き予測処理の参照画像を他のデコーダに伝達する手段がないデコーダや、動き予測処理の参照画像を外部から受け取ることのできないデコーダを複数個使用して、処理能力を向上させる並列処理を実現する画像復号装置及び画像復号方法を提供する。 - 特許庁

At a decoding device side, decoding processing to the encoded signals of the plural coefficient groups is executed in parallel, and region synthesis opposite to the region division is operated to the obtained plural coefficient groups so that one group of wavelet conversion coefficients can be obtained, and inversion wavelet conversion is operated to the group of wavelet conversion coefficients so that the original two-dimensional signal can be restored.例文帳に追加

復号化装置側では、複数の係数組の符号化信号に対する復号処理を並列に実行し、得られた複数の係数組に対して領域分割と逆の領域合成を行って１組のウェーブレット変換係数を得、これに逆ウエーブレット変換を施すことにより元の２次元信号を復元する。 - 特許庁

To provide a data transmitter-receiver equipped with a CRC coding/ decoding part capable of being realized in a small hardware scale without lowering the transfer efficiency of the data of a parallel form at the time of the generation of a CRC inspection bit and a CRC inspection in the CRC coding/ decoding part.例文帳に追加

ＣＲＣ符号／復号部におけるＣＲＣ検査ビットの生成やＣＲＣ検査の際に、パラレル形式のデータの転送効率を低下させることなく、さらに少ないハードウェア規模で実現できる前記ＣＲＣ符号／復号部を備えることを特徴としたデータ送受信装置を提供することを課題とする。 - 特許庁

Therefore, data communication can be performed while simultaneously using the plurality of data channels and the encoding and decoding sections 10a-10n in parallel, the assigned bands are effectively utilized, and a communication speed can be accelerated.例文帳に追加

したがって、複数のデータチャネルと符号化・復号化部１０ａ〜１０ｎを同時に並行して使用してデータ通信を行うことができ、割り当てられた帯域を有効利用して、通信速度を向上させることができる。 - 特許庁

The decode processing consists of a sequential processing comprising conditional judgment mainly with respect to the data stream and a routine processing decoding compressed video data except a header analysis of the compressed video data that is conducted in parallel with the sequential processing.例文帳に追加

デコード処理は、データストリームに対して、条件判断を主とする逐次処理と、圧縮映像データのヘッダ解析を除く圧縮映像データのデコードを逐次処理と並行して行う定型処理とからなる。 - 特許庁

An opening is formed at a predetermined intersection point and a diode is formed at the opening to constitute a logic circuit for row address decoding having one-side terminals of diodes arranged on one address electrode line in parallel.例文帳に追加

所定の交叉点に開口部を設けることによって、開口部にダイオードを形成し、一本のアドレス電極ライン上にダイオードの一方の端子を並列に配置した行アドレスデコード用の論理回路を構成する。 - 特許庁

According to the present invention, however, since the timing synchronization unit 13 of a demodulating means 26 determines symbol synchronization timing of a decoding unit 10 using a digital signal output from a delay detection unit 8, the decoding unit 10 and a parallel/serial conversion unit 11 in post-stages can stop operating before the symbol synchronization timing is determined.例文帳に追加

しかしながら、本発明では、復調手段２６のタイミング同期部１３が、遅延検波部８から出力されるディジタル信号を用いて復号部１０におけるシンボル同期タイミングを決定するので、シンボル同期タイミングが決定するまでの間は後段の復号部１０及びパラレル／シリアル変換部１１が動作を停止することができる。 - 特許庁

An encryption core section 323 executes decoding processing of next encryption text data 303 by using the chaining value in overlapping with the decoding processing by the DES computing unit 310 and the next arithmetic operation use the chaining value generating section 324 generate a next arithmetic operation use chaining value 331 similarly in parallel with the execution and gives it to be DES computing unit 310.例文帳に追加

ＤＥＳ演算器３２０では、ＤＥＳ演算器３１０の復号化処理とオーバーラップさせて、該連鎖値により次の暗号文データ３０３の復号化処理を暗号化コア部３２３で実行し、これと平行して同様に、連鎖値生成部３２４において、その次の演算用の連鎖値３３１を生成し、ＤＥＳ演算器３１０へ送る。 - 特許庁

Consequently, the reference image need not be stored as an image in a memory, thereby enabling marked reductions in memory capacity and memory traffic, and the plurality of frames are coded in parallel at a time, thereby enabling a lowering of the amount of decoding processing in the coding-linked perfect decoding scheme reference image generation unit and a reduction in memory traffic.例文帳に追加

これにより、参照画像を画像としてメモリに記憶しておく必要がないのでメモリ容量とメモリトラフィックを大幅に削減することができ、一度に複数のフレームの符号化を並列に行うため、符号化連動完全復号方式参照画像生成部での復号化処理量を抑えるとともにさらにメモリトラフィックを削減できる。 - 特許庁

In the DES computing unit 310, in parallel with decoding processing of encrypted text data 301 by an encryption core section 315, the next arithmetic operation use chaining value generating section 314 generates a next arithmetic operation use chaining value 330 and gives the result to the DES computing unit 320.例文帳に追加

ＤＥＳ演算器３１０では、暗号化コア部３１５での暗号文データ３０１の復号化処理と平行して、連鎖値生成部３１４において次演算用の連鎖値３３０を生成し、ＤＥＳ演算器３２０へ送る。 - 特許庁

The decode request registration module 31 notifies the drawing request waiting state of image data to the outside concurrently with image data decode request registration so that the drawing request can be prepared in parallel with decoding.例文帳に追加

デコード要求登録モジュール３１はデコードに並行して描画要求の準備を可能にするように画像データのデコード要求の登録に伴ってこの画像データの描画要求待ち状態にあることを外部に通知する。 - 特許庁

The display control part confirms the load state of the arithmetic processor when a decoding processing performance indication with respect to the image reproduction function part is detected in a state where the parallel operation function part is performing the image output processing.例文帳に追加

表示制御部は、並行動作機能部により画像出力処理が実行されている状態において、画像再生機能部に対するデコード処理の実行指示が検知された場合に、演算処理装置の負荷状況を確認する。 - 特許庁

To provide a video stream processing device in which it is possible to effectively perform the parallel decoding processing of a video stream by using a limited resource and eliminate a processing delay caused by the temporary concentration of a processing amount which temporally fluctuates when performing the parallel reproduction processing of a plurality of video streams, and a control method, a program, and a recording medium of the device.例文帳に追加

限られたリソースで効率的に映像ストリームの並列復号処理を可能し、複数の映像ストリームを並列に再生処理する際に、時間的に変動する処理量が一時的に集中することにより起こる処理の遅延を解消することのできる映像ストリーム処理装置及びその制御方法、プログラム、記録媒体を提供する。 - 特許庁

The column decoder activates a column selection line specifying a column inputting and outputting parallel data pf 2N pieces by generating a pre-decoding signal of 2N pieces utilizing the prescribed numbers out of a plurality of bits constituting a column address.例文帳に追加

カラムデコーダは、カラムアドレスを構成する複数のビットのうち所定数のビットを利用して２Ｎ個のプリデコーディング信号を発生することによって、２Ｎ個の並列データを入／出力させるべきカラムを指定するカラム選択ラインを活性化する。 - 特許庁

Digital signals are outputted in parallel by sorting them to an even numbered data signal and an odd numbered data signal, and the reproduced signals Φ9, Φ10 are inputted to decoding circuits 21a 21b after the waveform equalization which is waveform equalized individually in the equivalent circuit.例文帳に追加

ディジタル信号を偶数番目のデータ信号と奇数番目のデータ信号とに振り分けて並列に出力し、別々に等化回路で波形等化された波形等化後再生信号Φ９、Φ１０が復号回路２１ａ、２１ｂに入力される。 - 特許庁

Also, when the coded data group corresponding to one component is processed by the CPU, the decoding control part 22 supplies the output coefficient data to an accelerator (inverse DCT part 13), causes the accelerator to perform transformation processing to time components, and causes the CPU to execute the variable length decoding and the inverse quantization to the coded data group corresponding to the next component in parallel.例文帳に追加

また、復号制御部２２は、ＣＰＵにより１つのコンポーネントに対応する符号化データ群が処理されると、出力された係数データをアクセラレータ（逆ＤＣＴ部１３）に供給して、時間成分への変換処理を実行させるとともに、次のコンポーネントに対応する符号化データ群に対する可変長復号および逆量子化をＣＰＵに並列に実行させる。 - 特許庁

In a multi-channel sound recording device sound-recording and reproducing sound signals of plural channels, the device is provided with a solid circuit 53 in which digital voice data of plural channels is time-division- processed (parallel → series conversion), and compression-encoding/expansion- decoding are performed by successive compression system.例文帳に追加

複数のチャンネルの音声信号を録音／再生する多チャンネル録音装置において、複数のチャンネルのデジタル音声データを時分割処理（並列→直列変換）し、逐次圧縮方式により圧縮符号化／伸張復号化する固体回路53を設ける。 - 特許庁

In a plurality of initial-stage sub-decoding circuits (FSD0-FSD31) provided for a plurality of adjacently arranged output candidates (V0-V63), unit decoders (SWE, SWO) are arranged in parallel to a direction orthogonal to the array direction of the output candidates.例文帳に追加

複数の隣接して配置される出力候補（Ｖ０−Ｖ６３）に対して設けられる初段のサブデコード回路（ＦＳＤ０−ＦＳＤ３１）において、ユニットデコーダ（ＳＷＥ，ＳＷＯ）を出力候補の配列方向と直交する方向に並列に配置する。 - 特許庁

An 8B/10B decoder 40 executes parallel code decoding and RD detection when a code valid signal, Valid, is output, and checks this RD to see its regularity with the RD which was detected when a code valid signal, Valid, was output previously.例文帳に追加

８Ｂ／１０Ｂデコーダ４０は、コード有効信号Ｖａｌｉｄが出力されたときに、パラレルコードの復号化及びＲＤ検出を実行し、当該ＲＤと前回のコード有効信号Ｖａｌｉｄが出力されたときに検出したＲＤとの規則性をチェックする。 - 特許庁

An H.264/MPEG-4AVC CODEC includes: a plurality of MB processing agents 30 for carrying out coding or decoding processing in parallel in the units of the macro blocks; and a state management section 33 for managing a processing state of each macro block.例文帳に追加

本発明が適用されたＨ．２６４／ＭＰＥＧ-４ＡＶＣコーデックは、マクロブロック単位での符号化又は復号処理を並列して行う複数のＭＢ処理エージェント３０と、各マクロブロックの処理状態を管理する状態管理部３３とを備えている。 - 特許庁

A code error correction device using parallel concatenated codes consisting of a plurality of (N, K) system block codes is composed of a coder that outputs coded words obtained by coding and interleaving inputted information blocks of M×K units, and a decoder that carries out decoding and deinterleaving the above coded words in M×K units and repeats a decoding process for a specified number of times based on the correction flag information.例文帳に追加

複数の（Ｎ，Ｋ）組織ブロック符号からなる並列連接符号を用いた符号誤り訂正装置は、入力されたＭ×Ｋ単位の情報ブロックからその符号化とインターリーブとを行った符号語を出力する符号器と、前記符号語に対してＭ×Ｋ単位で復号化とデインターリーブとを行い、その訂正フラグ情報に基づいて所定回数の復号処理を繰り返す復号器と、で構成される。 - 特許庁

In a recording and reproducing processing part 2, a transport stream (TS) is generated in an MPEG encoder 21 by MPEG encoding and is reproduced from a hard disk (HDD) 23 simultaneously with recording to the HDD 23, and decoding processing in an MPEG decoder 24 is performed in parallel.例文帳に追加

このとき同時に、記録再生処理部２では、ＭＰＥＧエンコーダ２１にてＭＰＥＧ符号化によりトランスポートストリーム（ＴＳ）生成が行われ、ハードディスク（ＨＤＤ）２３への記録とともにＨＤＤ２３からのＴＳ再生を行い、ＭＰＥＧデコーダ２４での復号処理を並行して行う。 - 特許庁

To solve such a problem that it is difficult to obtain a small-sized and power-saving constitution of a device since the size of a circuit is increased by arranging two or more demodulation circuits and decoding circuits in parallel so as to receive signals two or more user's signals in a wireless receiver to receive two or more user's signals.例文帳に追加

２つ以上のユーザの信号を受信する無線受信装置において、２つ以上のユーザの信号を受信するために復調回路および復号回路を２つ以上並列に備えることによって回路規模が増大し、装置の小型化・省電力化が困難となる。 - 特許庁

The probability dependent graph is at least partially characterized by codes used to code blocks each consisting of bits or symbols and the processing node performs a block parallel decoding process for the blocks consisting of bits or symbols to be decoded.例文帳に追加

確率依存グラフは、ビットあるいはシンボルからなるブロックを符号化するために用いられる符号によって少なくとも部分的に特徴づけられ、その処理ノードは、復号化されることになる、ビットあるいはシンボルからなるブロックのためのブロック並列復号化プロセスを実施する。 - 特許庁

Moreover, a receiver receives a large number of pieces of parallel data, and after series conversion of the received data has been performed in units of groups of the predetermined size, structural low-density parity check decoding is performed, by using the structural low-density parity check codes, with respect to the data whose series conversion have been performed in the group units.例文帳に追加

また、受信機は、多数の並列データを受信し、その受信したデータを所定のサイズのグループ単位で直列変換した後に、該グループ単位で直列変換したデータに関して、構造的低密度パリティ検査符号を用いて構造的低密度パリティ検査復号化を行う。 - 特許庁

To reduce a capacity of a cache memory in a configuration for performing encoding processing and decoding processing by simultaneously processing image data in parallel by a plurality of arithmetic processing means, in which the configuration applied to the case that video data are encoded and decoded in accordance with the H.264/MPEG-4AVC standard, for example.例文帳に追加

本発明は、例えばＨ．２６４／ＭＰＥＧ−４ＡＶＣ規格に従ってビデオデータを符号化、復号化する場合に適用して、複数の演算処理手段で画像データを同時並列的に処理して符号化処理、復号化処理する構成において、キャッシュメモリの容量を低減する。 - 特許庁

In the transfer of data from a reading channel processor 13 to a demodulation part 14, decoding data is set to be a six channel parallel being the lowest common multiple of both data and an address and a clock whose frequency is divided into six is used so that a bit unit convenient for the address as well as is obtained in the demodulation part 14.例文帳に追加

リードチャネルプロセッサ１３から復調部１４へのデータの転送を、復調部１４にとってアドレス、データのどちらにも都合が良いビット単位になるように、復号データについては両方の最小公倍数である６チャネルパラレルとし、クロックについては６分周クロックとする。 - 特許庁

The ECC circuit 103 executes encoding processing and decoding processing in parallel in 8 bits wherein 4224 bits being 8 times 528 bits used for a unit of writing and reading applied to one memory cell area 101j are adopted for an information bit length and one check bit ECC in 40 bits are assigned to the data.例文帳に追加

ＥＣＣ回路１０３は、１つのメモリセルエリア１０１ｊに対する書き込み及び読み出しの単位となる５２８ビットの８倍の４２２４ビットを情報ビット長として１つの４０ビットの検査ビットＥＣＣを割り当て、符号化処理及び復号処理を８ビットで並列に実行する。 - 特許庁

To provide an optical information reader which prevents unnecessary exposure processing and fetch processing from being carried out with constitution having a variable-processing-speed microprocessor which performs the exposure processing and the fetch processing for a next read in parallel while decoding read optical information.例文帳に追加

読取った光学的情報をデコードしながら次の読取りのための露光処理及び取込み処理を並列処理する処理速度可変なマイクロプロセッサを有した構成において、無駄な露光処理及び取込み処理を実行してしまうことを防止できる光学的情報読取装置を提供する。 - 特許庁

The ECC circuit 103 allots a test bit ECC of 40 bits making 4224 bits being eight times of 528 bits being write and read units for one memory cell area 101j as information bit length, and performs encoding processing and decoding processing with 8 bits in parallel.例文帳に追加

ＥＣＣ回路１０３は、１つのメモリセルエリア１０１ｊに対する書き込み及び読み出しの単位となる５２８ビットの８倍の４２２４ビットを情報ビット長として１つの４０ビットの検査ビットＥＣＣを割り当て、符号化処理及び復号処理を８ビットで並列に実行する。 - 特許庁

The controller 5 executes standby processing for keeping the address buffer 3 in a standby state till skew time passes after the transition of the external address signal is detected and also executes decoding processing while the memory cell selection signal changes from an invalid state to a valid state from the output of the internal address signal, in parallel.例文帳に追加

そして、コントローラ５は、外部アドレス信号の遷移を検知してからスキュー時間が経過するまで、アドレスバッファ３を待機状態にしておく待機処理、並びに内部アドレス信号の出力からメモリセル選択信号が無効状態から有効状態になるまでのデコード処理を並列に実行させる。 - 特許庁

Since a backward probability calculation training section 102a performs calculation by using data in the channel value main memory, a backward probability calculating section 102b performs calculation by using data in the submemory (#1) 101b and a forward probability calculating section 102d performs calculation by using data in the submemory (#2) 101c, parallel processing can be carried out and decoding can be realized at a high speed.例文帳に追加

後方確率計算トレーニング部１０２ａは通信路値メインメモリのデータを用いて計算し、後方確率計算部１０２ｂはサブメモリ（＃１）１０１ｂのデータを用いて計算し、前方確率計算部１０２ｄはサブメモリ（＃２）１０１ｃのデータを用いて計算するので、それぞれ並列に処理が可能となり、復号処理が高速に行える。 - 特許庁

To realize a viterbi decoder having improved characteristics/ performance due to high integration and small power consumption while having a normalized circuit capable of preventing generation of an overflow problem due to the accumulation of path metrics in an ACS arithmetic unit having parallel constitution capable of executing high-speed ACS operation even when restriction length is increased or the number of decoding bits is increased.例文帳に追加

拘束長の増大や、復号ビット数の増加に対し、高速なＡＣＳ演算を可能にするパラレル構成のＡＣＳ演算装置において、パスメトリックの累積によるオ−バ−フロ−の問題を防止する正規化回路を有しながら、高集積化、低消費電力化による特性・性能の向上を実現するビタビ復号装置を提供する。 - 特許庁

This device is a semiconductor memory consisting of a plurality of memory cells arranged along a row and a column, word lines connected to all rows are pre-charged (standby state) based on specification of a row address externally specified, that is, activation of address buffer output, simultaneously, redundancy discrimination operation and address decoding operation are started in parallel.例文帳に追加

本発明の半導体記憶装置は、行及び列に沿って配列された複数のメモリセルからなる半導体記憶装置であり、外部から指定される行アドレスの指定、即ちアドレスバッファ出力の活性化を契機として、全ての行に接続されるワード線をプリチャージ（待機状態）し、同時に冗長判定動作とアドレスデコード動作を並行して開始する。 - 特許庁

Each processor core 102 is provided with tile memories 112, 113, 114, 115 for components SS, DS, SD, DD for reversible wavelet transformation, code memories 122, 123, 124 for the components DS, SD, DD, three sets of context models 116, 117, 118 that are operated independently, and FSM coders 119, 120, 121 to conduct parallel coding and decoding.例文帳に追加

各プロセッサコア１０２は、可逆ウェーブレット変換のＳＳ，ＤＳ，ＳＤ，ＤＤの各成分のためのタイルメモリ１１２，１１３，１１４，１１５とＤＳ，ＳＤ，ＤＤ成分のためのコードメモリ１２２，１２３，１２４、独立して動作する３組のコンテキストモデル１１６，１１７，１１８及びＦＳＭコーダ１１９，１２０，１２１を備え、ＤＳ，ＳＤ，ＤＤの各成分の符号化、復号化を並列に行う。 - 特許庁