「DRAM」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

Furthermore, the nonvolatile memory continuously stores contents stored in the DRAM just before the main power supply is turned off while the main power supply of the digital still camera 1 is turned off.例文帳に追加

また、不揮発性メモリは、デジタルスチルカメラ１の主電源がオフになっている間、オフになる直前までDRAMに記憶されていた内容を引き続き保持する。 - 特許庁

To provide a semiconductor device having a cell structure of a DRAM for facilitating countermeasures to the fining and high integration of a design rule in recent years with the cells of the DRAM which are excellent in charge holding capability, and a method for manufacturing the semiconductor device.例文帳に追加

ＤＲＡＭのセルの電荷保持能力に優れ、近年のデザインルールの微細化、高集積化に対応したＤＲＡＭのセル構造を有した半導体装置及びその製造方法を提供することを目的とする。 - 特許庁

It is determined whether or not the feature of the image signal of the image data is recognized, image data in which a feature stored in the DRAM is recognized are erased when the feature is recognized, and image data in the DRAM are read out.例文帳に追加

画像データの画像信号の特徴の認識の有無を判断し、特徴を認識した場合はＤＲＡＭ内に保存した特徴が認識された画像データを消去し、ＤＲＡＭ内の画像データを読み出す。 - 特許庁

In a DRAM 13 and a nonvolatile RAM 14, the same authentication data is stored in advance, and the DRAM 13 receives the feeding of a power source directly from power source wiring which is connected with an external power source.例文帳に追加

ＤＲＡＭ１３及び不揮発ＲＡＭ１４には、予め同一の認証データが記憶されており、ＤＲＡＭ１３は、外部電源に接続された電源配線から直接的に電源の供給を受けている。 - 特許庁

Each of the I/O interfaces 13 to 15 has a function for controlling data transfer with the DRAM 3 so as to transfer data by skipping a part of areas in the DRAM 3.例文帳に追加

また入出力インタフェース１３〜１５の各々は、ＤＲＡＭ３との間のデータ転送の際にＤＲＡＭ３上の一部領域をスキップしてデータ転送するよう制御する機能を有する。 - 特許庁

To shorten largely a test time by improving an activation rate of a word line only at the time of a test of a row system without changing constitution of DRAM cores, in a DRAM-mixed logic LSI.例文帳に追加

ＤＲＡＭ混載ロジックＬＳＩにおいて、ＤＲＡＭコアの構成を変えることなく、ロウ系のテスト時のみワード線の活性化率を上げてテスト時間を大幅に短縮化する。 - 特許庁

To provide a DRAM which selectively operates in response to auto-refreshing instruction, a memory to control this auto-refreshing, a memory system including a DRAM and a memory, and their operating method.例文帳に追加

オートリフレッシュ命令に選別的に動作するＤＲＡＭ、それのオートリフレッシュ動作を制御するメモリ、ＤＲＡＭ及びメモリを含んだメモリシステム、そしてそれの動作方法を提供する。 - 特許庁

To open a storage node contact in the vicinity of a pressure limit and suppress a rise in resistance of the storage node contact in accordance with a reduction in memory cell size of a DRAM such that it will be compatible with a DRAM of 0.1 μm-generation.例文帳に追加

ＤＲＡＭのメモリセルの縮小化に合わせて記憶ノードコンタクトを耐圧限界付近で開口するとともに記憶ノードコンタクトの抵抗上昇の抑制を図り、０．１μｍ世代ＤＲＡＭへの対応を図る。 - 特許庁

To suppress the quantity of road data to be recorded in an external DRAM, in a navigation device for a vehicle for acquiring the road data of a mesh where a guide route passes from DVD-ROM or the like and recording the data in the external DRAM.例文帳に追加

誘導経路が通るメッシュの道路データをＤＶＤ−ＲＯＭ等から取得して外部ＤＲＡＭに記録する車両用ナビゲーション装置において、外部ＤＲＡＭに記録する道路データの量を抑える。 - 特許庁

The processor 11 executes a preparatory process for the processor 10 to read a group of instructions about the OS from a DRAM 13 and make them executable (e.g., checking the consistency of a kernel image held in the DRAM 13).例文帳に追加

プロセッサ１１は、プロセッサ１０がＤＲＡＭ１３からＯＳに関する命令群を読み出して実行可能となるための準備処理（例えばＤＲＡＭ１３に保持されたカーネルイメージの整合性チェック）を実行する。 - 特許庁

In addition, after a phase for a clock signal of the data signal is retained, the memory controller periodically generates sampling clocks; and also the phase of the data signal is adjusted according to the sampling clocks after the phase retention in the DRAMs.例文帳に追加

更に、DRAMで、データ信号のクロック信号に対する位相が保持された後、メモリコントローラは周期的にサンプリングクロックを発生し、他方、DRAMでは、位相保持後、サンプリングクロックにしたがって、データ信号の位相を調整する。 - 特許庁

To provide a power-gating technique for a column readout amplifier for a DRAM device and a device in which a embedded type DRAM are incorporated and which employs a power-down (or sleep) operation mode.例文帳に追加

ＤＲＡＭ装置、および埋込み型ＤＲＡＭを組込んでパワーダウン（またはスリープ）動作モードを取入れた装置のための、列読出し増幅器のパワーゲーティング技術を提供する。 - 特許庁

A substrate potential Vbb given to a back gate of a transistor 51 for DRAM cell of which a source is connected to a power source Vdd through a capacitor 52 so as to constitute a DRAM cell 14a is controlled by a substrate potential generating circuit 13.例文帳に追加

ＤＲＡＭセル１４ａを構成するようにソースがコンデンサ５２を介して電源Ｖｄｄに接続されたＤＲＡＭセル用トランジスタ５１のバックゲートに与える基板電位Ｖｂｂを、基板電位発生回路１３で制御する。 - 特許庁

To provide a DRAM refreshing system with which reduction of opera tion efficiency of a central processing unit can be prevented by preventing access for write-in or read-out during refreshing of a dynamic random access memory(DRAM).例文帳に追加

ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のリフレッシュ中に書き込み又は読み出しのためのアクセスを避け、中央処理ユニットの動作効率の低下を避けることが可能なＤＲＡＭリフレッシュ方式を提供する。 - 特許庁

An LSI 9 with the DRAM packaged therein is equipped with a silicon wafer 11, a plurality of the same DRAM regions 2_1 provided on the silicon wafer 11, and logic regions 7_2 provided on the silicon wafer 11.例文帳に追加

ＤＲＡＭ混載ＬＳＩ９は、シリコン基板１１と、シリコン基板１１に設けられた複数の同じＤＲＡＭ領域２_１ と、シリコン基板１１に設けられたロジック領域７_２ とを備えている。 - 特許庁

One sound frame part of the scale factor are read in from a sector shown with a pointer R on the DRAM, and the scale factor is changed, and the changed scale factor is written/returned into the DRAM (step S3, S4, S5).例文帳に追加

ＤＲＡＭ上のポインタＲで示されるセクタ内から１サウンドフレーム分のスケールファクタをメモリに読み込み、そのスケールファクタを変更して、変更後のスケールファクタをＤＲＡＭに書き戻す（ステップＳ３、Ｓ４、Ｓ５）。 - 特許庁

To provide a write-driver of a DRAM in which operation speed of a write-in cycle of a DRAM is increased, erroneous write-in for a cell not to be written is prevented, and which performs stable write-in.例文帳に追加

本発明は、ＤＲＡＭの書き込みサイクルを高速化すると共に、書き込みを行わないセルへの誤書き込みを防止し、安定した書き込みを行うＤＲＡＭのライト・ドライバーを提供することにある。 - 特許庁

To provide a synchronous DRAM controlling method enabling an efficient memory access at the time of using a synchronous DRAM as a frame memory for a moving picture experts group(MPEG) decoder.例文帳に追加

ＭＰＥＧ復号器のフレームメモリとして使用したときに効率よいメモリアクセスを可能とする同期式ＤＲＡＭの制御方法を提供する。 - 特許庁

To prevent the deterioration of the yield of a DRAM due to the failure of a memory cell, caused by the variation of the data holding characteristic of the capacitor, after the test upon the completion of the DRAM wafer.例文帳に追加

ＤＲＡＭのウエハ完成時の試験後に、キャパシタのデータ保持特性の変動に起因するメモリセルの不良によるＤＲＡＭの歩留まり低下を防止する。 - 特許庁

The arbitrating circuit 250 selects, e.g. a DRAM 230 with the address signal and sends a select signal ME-DRAM.例文帳に追加

スレーブデバイスがアドレス信号を内部に取り込む準備が出来た時点で、アドレスアクノリッジ信号を送出し、この信号がアサートされている間に所定数のアドレスが順次転送される。 - 特許庁

To provide a structure of a storage element matrix in which highly densely DRAM storage elements each employing a fin-type FET are spread like a matrix, and a manufacturing method thereof.例文帳に追加

本発明は、高密度な、fin型FETを用いたDRAMの記憶素子を行列状態に敷きつめた記憶素子マトリックスの構造及びその製造方法を提供することを目的とする。 - 特許庁

To forward data efficiently, shorten a processing time for reproducing an image, make a system lightweight and reduce a product cost, for a synthetic aperture radar system employing a synchronous DRAM.例文帳に追加

同期型DRAMを用いた合成開口レーダ装置で、効率よいデータ転送をし、画像再生の処理時間短縮、装置の軽量化、製品のコストダウンを図る。 - 特許庁

In the case that the CPU 18 is not subjected to PAUSE control, when a certain amount of data are stored in the DRAM 19, the CPU reads data from the DRAM 19 and records the data into the disk 9.例文帳に追加

ＣＰＵ１８は、ＰＡＵＳＥ制御されていない場合、所定量のデータをＤＲＡＭ１９に蓄積すると、ＤＲＡＭ１９からデータを読み込み、ディスク９に記録する。 - 特許庁

A DRAM 11, a cache memory 12, a pixel processing unit 13, and a comparison unit 14, and a serial access memory 15 are formed on one semiconductor substrate so as to be made into one chip, thereby collectively transferring data of 256-bits from the DRAM 11 to the cache memory 12 at a time.例文帳に追加

ＤＲＡＭ１１、キャッシュメモリ１２、画素処理ユニット１３、比較ユニット１４およびシリアルアクセスメモリ１５をすべて１枚の半導体基板上に形成してワンチップ化する。 - 特許庁

To provide a semiconductor device that, for example, can minimize harmful influence such as the read action failure of a DRAM cell caused by the noise of a substrate other than a DRAM macro such as a logic circuit.例文帳に追加

例えば、論理回路などＤＲＡＭマクロ外の基板ノイズによる、ＤＲＡＭセルの読み出し動作不良などの悪影響を最小限に抑えることのできる半導体装置を提供する。 - 特許庁

After the data stored in the DRAM 103 is saved in the stack area 102b of the SRAM 102, a power saving mode shift processing portion 104 stops a refresh action of the DRAM 103, and shifts to the power saving mode.例文帳に追加

ＤＲＡＭ１０３に格納されたデータがスタック領域１０２ｂに退避された後に、省電力モード移行処理部１０４は、ＤＲＡＭ１０３のリフレッシュ動作を停止し、省電力モードへ移行する制御を行なう。 - 特許庁

Then, the initialization of the system including a CPU 41 and the initialization of a flash memory 2 and a DRAM 3 is carried out, and the main program code stored in the flash memory 2 is transferred to the DRAM 3.例文帳に追加

そして、ＣＰＵ４１を含むシステムの初期化、フラッシュメモリ２及びＤＲＡＭ３の初期化が行われ、フラッシュメモリ２に格納されているメインプログラムコードがＤＲＡＭ３に転送される。 - 特許庁

Each weight of the double-twisting machine 1 is provided with a take-up dram-driving motor 16 and a spindle-driving motor 17, and each weight of the doubling machine 2 is equipped with a take-up dram-driving motor 28.例文帳に追加

二重撚糸機１は各錘毎に巻取ドラム駆動用モータ１６及びスピンドル駆動用モータ１７を備え、合糸機２は各錘毎に巻取ドラム駆動用モータ２８を備えている。 - 特許庁

To provide a DRAM-type memory system and a memory management control method by which a DRAM-type memory is used to implement efficient continuous reading and writing of data, to allow handling of data in a FIFO format.例文帳に追加

ＤＲＡＭ型メモリを用いてデータの効率的な連続読み出しおよび書き込みをを実現し、ＦＩＦＯ形式でのデータの取り扱いを可能にするＤＲＡＭ型メモリシステムおよびメモリ管理制御方法を提供する。 - 特許庁

To provide a method for forming a source and a drain of an embedded DRAM device having interchangeability with a method for forming a logical unit by forming the embedded DRAM device and the logical unit on a single chip.例文帳に追加

単一チップ上に埋め込まれたＤＲＡＭ装置および論理装置を形成し、論理装置を形成する方法と互換性がある埋め込まれたＤＲＡＭ装置のソースおよびドレインを形成する方法を提供すること。 - 特許庁

To provide a memory control unit for controlling a CPU so that the CPU can read data from a desired DRAM unit among a plurality of wired OR-connected DRAM units without adding a configuration of a selector, or the like.例文帳に追加

セレクタ等の構成を追加することなく、ワイヤードオア接続された複数のＤＲＡＭユニットのうち所望のＤＲＡＭユニットからＣＰＵがデータを読み出し可能に制御するメモリ制御装置の提供。 - 特許庁

A bank A consisting of DRAM arrays 110-1, 110-4 and a bank B consisting of DRAM arrays 110-2, 110-3 constitute a main storage section.例文帳に追加

ＤＲＡＭアレイ１１０−１および１１０−４からなるバンクＡと、ＤＲＡＭアレイ１１０−２および１１０−３からなるバンクＢは、主記憶部を構成する。 - 特許庁

To form a semiconductor-on-insulator (SOI) type transistor, a memory, another DRAM circuit, another DRAM array, a transistor gate array, and such a structure on the same substrate.例文帳に追加

セミコンダクタ・オン・インシュレータ型のトランジスタ、メモリ及び他のＤＲＡＭ回路及びアレイ、トランジスタゲートアレイ、及びそのような構造体を同一基板上に形成する。 - 特許庁

To reduce an increase in overhead of access due to an page error even if access crossing the borders of a plurality of pages of DRAM when an image processing device accesses an image area from DRAM.例文帳に追加

画像処理装置がＤＲＡＭから画像領域をアクセスする際に、ＤＲＡＭの複数のページの境界を横断するアクセスが発生しても、ページミスによるアクセスのオーバーヘッドの増大を軽減する。 - 特許庁

The memory unit is a DRAM module, and the control unit controls the battery on the basis of an inputted data keeping time and adjusts a time to store data in the web pad.例文帳に追加

メモリユニットはDRAMモジュールであって、該制御ユニットは入力されたデータ保存時間に基づいて電池を制御し、ウェブパッドにデータを保存する時間を調整する。 - 特許庁

DRAM blocks 15a and 15b, to which access can be made from logic circuits 11 and 12, are arranged to commonly use the VBB power supply circuit 20, that is provided for the large capacity DRAM block 14, as an own VBB power supply circuit.例文帳に追加

論理回路１１，１２からアクセス可能なＤＲＡＭブロック１５ａ，１５ｂは、大容量ＤＲＡＭブロック１４が有するＶＢＢ電源回路２０を、自己のＶＢＢ電源回路として共用している。 - 特許庁

To provide a semiconductor memory in which fixed data can be held quickly in a DRAM, and which can provide quickly fixed data as a ROM having characteristics of a DRAM.例文帳に追加

固定データをＤＲＡＭに速やかに保持させることを可能とし、ＤＲＡＭの特性を有しながら、ＲＯＭのように固定データの速やかな提供も可能な半導体メモリを提供することにある。 - 特許庁

To provide a sense amplifier power gate circuit and a method which are specially useful for a DRAM device which operates in power-down (or sleep) mode or a device in which a embedded DRAM is incorporated.例文帳に追加

パワーダウン（またはスリープ）モードの動作を有するＤＲＡＭ装置または埋込型ＤＲＡＭを組込んだ装置に対して特に有用なセンスアンプパワーゲート回路および方法を提供する。 - 特許庁

To provide a semiconductor integrated circuit, in which the degree of freedom of the interface of a DRAM(dynamic random access memory) is improved, by optimizing the area and the consumption power of the DRAM to a necessary minimum limit, according to the power source specification of the integrated circuit.例文帳に追加

ＤＲＡＭの面積と消費電力とを本半導体集積回路の電源仕様に応じて必要最小限に最適化しＤＲＡＭのインターフェースの自由度を増大させた半導体集積回路を提供する。 - 特許庁

To enable to adjust a bit line reference potential when a bit line potential is read out by a bit line sense amplifier adopting an over-drive system in a DRAM and to read cell data correctly even if a cycle of read operation is shortened.例文帳に追加

DRAMにおいて、オーバードライブ方式を採用したビット線センスアンプによりビット線電位を読み出す時のビット線参照電位を調整可能とし、読み出し動作のサイクルを短くしてもセルデータを正しく読み出す。 - 特許庁

To provide a manufacturing method that has resolved the occurrence of a level difference at a boundary part between a DRAM section and a logic section concerning a semiconductor device in which a DRAM section and a logic section are mounted in a mixed way on a semiconductor substrate.例文帳に追加

半導体基板上にＤＲＡＭ部とロジック部とが混載された半導体装置について、ＤＲＡＭ部とロジック部との境界部での段差発生を解消した製造方法を提供する。 - 特許庁

To make compatible the contact hole formation process (gate-SAC) of a DRAM and the contact hole formation process (L-SAC) of a logic LSI compatible in the manufacture of a semiconductor integrated circuit device having a DRAM and a logic LSI together.例文帳に追加

ＤＲＡＭとロジックＬＳＩとを混載した半導体集積回路装置の製造において、ＤＲＡＭのコンタクトホール形成プロセス（ゲート−ＳＡＣ）とロジックＬＳＩのコンタクトホール形成プロセス（Ｌ−ＳＡＣ）とを両立させる。 - 特許庁

To provide a method for manufacturing a DRAM mixture loading semiconductor integrated circuit device in which the difference of the film thickness of the upper electrode of a capacitor is alleviated without reducing a short margin of the upper electrode of the capacitor of the DRAM with a bit line contact.例文帳に追加

ＤＲＡＭ部のキャパシタ上部電極とビットラインコンタクトとのショートマージンが少なくならず、キャパシタ上部電極の膜厚分の段差が緩和されるＤＲＡＭ混載半導体集積回路装置の製造方法を得る。 - 特許庁

To provide a storage node for a stacked capacitor having a barrier layer from a contact in a memory cell of a DRAM to a region of an element, and to provide a method for manufacturing the same.例文帳に追加

DRAMメモリセル内のコンタクトから素子の領域に至るバリア層を有するスタックトキャパシタのストレージノード及びその製造方法を提供する。 - 特許庁

To disclose such a technology that a data maintaining (Retention) property can be improved without losing a refresh information even when a power source is OFF state, by applying 1T-FET type (1 transistor-Field Effect Transistor Type) ferroelectric memory cell having nonvolatile property to DRAM.例文帳に追加

本発明は、不揮発性特性を有する1T-FET型(1 transistor-Field Effect Transistor Type)強誘電体メモリセルをDRAMに適用して電源のオフ時にもリフレッシュ情報を失わず、データ維持(Retention)特性を向上させることができるようにする技術を開示する。 - 特許庁