「LATCH」に関連した英語例文の一覧と使い方(106ページ目) - Weblio英語例文検索

When a time to be measured by a timer is designated by time setting data Timcnt and an enable signal en is varied from 0 to 1, the output of the counter 1 at the point of the time is held by a counted value latch circuit 3.例文帳に追加

そしてタイマで計測する時間が時間設定データTimcntで指定され、イネーブル信号enが０から１に変化したときに、その時点のＮビットカウンタ１の出力がカウント値ラッチ回路３で保持される。 - 特許庁

To provide a folding approach preventing fence capable of attaining good foldability, lowering failure rate, and hardly restoring to the leg open state even in a lateral inclined attitude by realizing a new latch mechanism.例文帳に追加

新規な開き止め機構を実現することにより、折り込み操作性が良く、また故障率が少なく、しかも横倒し姿勢でも開脚状態に戻り難い折り込み式進入防止柵の提供。 - 特許庁

First and second latch gates form chambers for containing an alignment sleeve and one of the chambers has a spring member seated in a recess in the wall at one end of the chamber.例文帳に追加

第一と第二のラッチゲートによって、整合スリーブを収容するためのチャンバが形成され、これらチャンバの一方は、チャンバの一端に設けられた壁の後退部内に配置されたばね部材を備える。 - 特許庁

A latch 4 which is automatically engaged/disengaged with the door frame corresponding to opening/closing of the door is each set to the outer peripheral side face 3 of the upper end part or the lower end part of the vertical stile 2a provided with a handle 1.例文帳に追加

把手１が設けられる方の竪框２ａの上端部及び下端部の外周側側面３に、ドアの開閉に応じてドア枠に自動的に係脱するラッチ４を各々設置した。 - 特許庁

For the first Nch type transistor 105 for the conduction, a drain terminal is connected to the input terminal of the first inverter 103 for the latch and the inverted signals of the input signals are input to a source terminal.例文帳に追加

第１の導電用Ｎｃｈ型トランジスタ１０５はドレイン端子を第１のラッチ用インバータ１０３の入力端子に接続し、ソース端子に入力信号の反転信号を入力する。 - 特許庁

When either state of these latches is altered by SER phenomena (soft error rate: collision of the alpha particle or the cosmic ray, and the like), the recovery data for the redundant latch of the SRAM is mapped incorrectly.例文帳に追加

これらラッチのいずれかの状態が、ＳＥＲ（ソフトエラーレート：アルファ粒子または宇宙線の衝突等）事象により変化した場合、ＳＲＡＭの冗長ラッチの修復データが、不正確にマッピングされる。 - 特許庁

When the coincidence signal SWp is outputted, an interruption control circuit 154 outputs the test data held in the test data register 151 to heads of a plurality of test data latch circuits 114.例文帳に追加

割込み制御回路１５４は、一致信号ＳＷｐが出力された場合に、複数のテストデータラッチ回路１１４の先頭に対しテストデータレジスタ１５１に保持されているテストデータを出力する。 - 特許庁

With the latch bar 2 always energized in the unlocking direction by a spring 3 taking the locking position against the resilient force of the spring 3 by operating a lever 4, the lever 4 is locked by a locking means 5.例文帳に追加

常時解錠方向にバネ３により附勢させたラッチ棒２を、レバー４の操作でバネ３の弾発力に抗して鎖錠位置をとらせた状態で、該レバー４を係止手段５により係止させる。 - 特許庁

This arithmetic processor is provided with two single precision multipliers 101 and 102, two double precision adder/subtracters 103 and 104, one shifter 105 for digit matching, a register file 106 and a latch 116 for accumulation.例文帳に追加

２個の単精度乗算器１０１，１０２と、２個の倍精度加減算器１０３，１０４と、桁合わせのための１個のシフタ１０５と、累算のためのレジスタファイル１０６及びラッチ１１６とを設ける。 - 特許庁

Thus, since a high level signal is imparted to the second AND circuit 16 from the latch circuit 13, the judging signal from the second AND circuit 16 is prevented from being erroneously locked on the light shielding side.例文帳に追加

このため、ラッチ回路１３から第２のアンド回路１６にハイレベル信号が与えられるので、第２のアンド回路１６からの判定信号が遮光側に誤ってロックされることが防止される。 - 特許庁

A charge-pump circuit performs charge-pump operation based on a clock generated by a latch pulse (a pulse-form clock including a periodically generated pulse), and supplies a driving potential of the liquid crystal.例文帳に追加

チャージ・ポンプ回路は、ラッチパルスＬＰ（周期的に発生するパルスを含むパルス状クロック）により生成されたクロックに基づきチャージ・ポンプ動作を行い、これにより液晶の駆動電位を供給する。 - 特許庁

Only one transfer circuit is arranged between an inverter circuit for data signal input and an inverter circuit, in a master latch circuit part for inputting a signal from the inverter circuit for data signal input.例文帳に追加

データ信号入力用インバータ回路と、データ信号入力用インバータ回路からの信号を入力するマスターラッチ回路部内インバータ回路との間に、トランスファー回路を１つだけ配置する。 - 特許庁

This decoded result is latched in a latch circuit K with timing with which a chip selecting signal is shifted to a valid state, and the memory cell is activated by address signals AD0-AD3 being this latched contents.例文帳に追加

このデコード結果をチップセレクト信号が有効状態に遷移するタイミングでラッチ回路ＬＫにラッチし、このラッチ内容であるアドレス信号ＡＤ０〜ＡＤ３によってメモリセルを活性化する。 - 特許庁

A multiplexer 111 sends out successively data held in the data latch circuit 110 to the outside asynchronously based on column addresses A0, A1 when the column addresses A0, A1 included in the addresses are varied.例文帳に追加

マルチプレクサ１１１は、アドレスに含まれる列アドレスＡ０，Ａ１が変化した場合、データラッチ回路１１０に保持されたデータを列アドレスＡ０，Ａ１に基づき非同期で外部に順次送出する。 - 特許庁

An actuator LA switches a locking lever 191 to the lock state when a latch state of the door opening state holding mechanism OR is detected by the door opening of a door D.例文帳に追加

前記アクチュエータＬＡは前記ドアＤの開扉により前記開扉状態保持機構ＯＲのラッチ状態が検出されると前記ロッキングレバー１９１をロック状態に切り替える構成とする。 - 特許庁

To provide a semiconductor device in which an IGBT cell and a diode cell are formed in the same semiconductor substrate, wherein latch-up in the IGBT cell is prevented while recovery characteristics of the diode cell are maintained.例文帳に追加

ＩＧＢＴセルとダイオードセルとが同じ半導体基板に設けられた半導体装置において、ダイオードセルにおけるリカバリー特性を維持したまま、ＩＧＢＴセルにおけるラッチアップを防ぐこと。 - 特許庁

Both an input and output of a latch circuit LA comprising series connection of inverters IR1, IR2 are connected to a connecting point between the transistors TPD and TND and connected to an output terminal OUT.例文帳に追加

トランジスタＴＰＤ、ＴＮＤの接続点にインバータＩＲ１とＩＲ２の直列接続からなるラッチ回路ＬＡの入出力の両方を接続し、ここを出力端ＯＵＴに接続する。 - 特許庁

For the data control between each processor and the dual port RAM, the signal to access the dual port RAM by a latch circuit 60 is used for the control signal for temporarily saving or transferring data.例文帳に追加

各プロセッサとデュアルポートＲＡＭ間のデータ制御については、ラッチ回路６０でデュアルポートＲＡＭをアクセスする信号を制御信号として使用し、データの一時蓄積やデータの転送を行う。 - 特許庁

The control signal RLPLS is a signal indicating that the read data RD are outputted from the clock asynchronous circuit 1, so the latch circuit is selected always after the read data RD are outputted.例文帳に追加

制御信号ＲＬＰＬＳは、クロック非同期型回路１からリードデータＲＤが出力されたことを示す信号であるから、常に、リードデータＲＤが出力された後に、ラッチ回路の選択が行われる。 - 特許庁

The differential sense amplifier 11 is operated in a state in which potentials of the node N1 and bN1 are equal, after the output data is reversed by the data switching circuit 14, it is latched by the latch circuit 13.例文帳に追加

入力ノードＮ１，ｂＮ１の電位が等しい状態で差動型センスアンプ１１を動作させ、その出力データをデータ入れ替え回路１４により反転させた後にラッチ回路１３にラッチさせる。 - 特許庁

Also, low-order 5-bit data Db of these latch data D and a count value E of a counter circuit 51 for performing count operation with a multiplied output from a counter circuit 43 as a clock are compared by a level comparator 21.例文帳に追加

また、そのラッチデータＤの下位５ビットデータＤｂと、カウンタ回路４３からの逓倍出力をクロックとしてカウント動作するカウンタ回路５１のカウント値Ｅとを、大小比較器２１により比較する。 - 特許庁

A bracket is provided that is configured to ride within the track and the latch member is rotatably connected to the bracket along an axis perpendicular to the cap magazine axis against the biasing force of a spring.例文帳に追加

ブラケットは、トラック内において重なるよう構成されて与えられ、ラッチ部材は、スプリングのバイアス力に反してキャップマガジン軸に対して垂直である軸に沿ってブラケットに回転可能に接続される。 - 特許庁

To do with only one global control signal in a fuse latch circuit, reduce costs for a global wiring and eliminate the problem of a propagation time of global control signals.例文帳に追加

フューズラッチ回路において、１つのグローバルな制御信号だけで間に合うようにし、グローバルな配線にかかるコストを低減し、グローバルな制御信号相互間の伝播時間問題の発生を排除する。 - 特許庁

The latch 1 installed in an I/O part or the like of this semiconductor circuit device is constituted from inverters 2-13, logical sum circuits 14, 15, a NAND circuit 16, and a NOR circuit 17.例文帳に追加

半導体集積回路装置のＩ／Ｏ部などに設けられたラッチ１は、インバータ２〜１３、論理和回路１４，１５、否定論理積回路１６、ならびに否定論理和回路１７から構成されている。 - 特許庁

First and second latches 21 and 31 respectively latch the addresses impressed in these phases ϕ1 and ϕ2 and output them to a ROM address bus 42 and a RAM address bus 43.例文帳に追加

第１のラッチ２１および第２のラッチ３１は各々、このフェーズΦ１およびフェーズΦ２の期間に印加されたアドレスをラッチしてＲＯＭアドレスバス４２およびＲＡＭアドレスバス４３に出力する。 - 特許庁

An input circuit (first transistor pair) for receiving complementary input signals is connected to a latch circuit (second transistor pair) that converts a first amplitude of the input signals into a second amplitude greater than the first amplitude.例文帳に追加

相補の入力信号を受ける入力回路（第１トランジスタ対）は、入力信号の振幅を第１振幅より大きい第２振幅に変換するラッチ回路（第２トランジスタ対）に接続されている。 - 特許庁

Moreover, a magnetic field for cancelling the attracting force of the magnet is generated by energizing the solenoid of the latch solenoid 35 of the tray 14 to release the attraction of the magnet and the holder is moved to the exchanging position by the spring 33.例文帳に追加

トレイ１４のラッチソレノイド３５のソレノイドに通電することにより、マグネットの吸引力を打ち消す磁界を発生し、マグネットの吸着が解除され、ホルダは交換位置にばね３３により移動する。 - 特許庁

The clocked inverter circuit INV0 is made active when the clock signal PCLKB is in the low level to output an output signal of the flip-flop circuit FF for output to a latching circuit LATCH.例文帳に追加

クロックドインバータ回路ＩＮＶ０は、クロック信号ＰＣＬＫＢがローレベルである場合にアクティブとされ、フリップフロップ回路ＦＦの出力信号を反転して保持回路ＬＡＴＣＨに出力する。 - 特許庁

An external clock synchronous SRAM 1 concerning one of embodiment is equipped with an SRAM cell 11, a global digit line 12, a global precharge circuit 16, a D latch 14, and a global precharge control circuit 17.例文帳に追加

一つの実施形態に係る外部クロック同期ＳＲＡＭ１は、ＳＲＡＭセル１１と、グローバルディジット線１２と、グローバルプリチャージ回路１６と、Ｄラッチ１４と、グローバルプリチャージ制御回路１７を備えている。 - 特許庁

The row address latch provides the row address from the first stage in response to an active command, and provides the row address from the second stage in response to a specified auto-refresh command.例文帳に追加

上記行アドレスラッチ部は、起動命令に応じて上記第１の段から上記行アドレスを供給し、指定自動リフレッシュ命令に応じて上記第２の段から上記行アドレスを供給する。 - 特許庁

A plate driver sets the plate line to have prescribed voltage for applying voltage over resisting voltage between the electrodes of the ferroelectric capacitor connected to one of the ends of the latch during the volatile writing operation.例文帳に追加

プレートドライバは、揮発書き込み動作中に、ラッチのいずれか一端に接続された強誘電体キャパシタの電極間に抗電圧を超える電圧を与えるために、プレート線を所定の電圧に設定する。 - 特許庁

The command execution circuit 108 includes a digital logic circuit for processing data in response to the command, and a latch point circuit for latching the data for every clock cycle, for supply to the next execution stage.例文帳に追加

実行ステージ１０８は、命令に応じてデータを処理するデジタル論理回路と、次段の実行ステージに対して供給するため、各クロックサイクルごとに、データをラッチするラッチポイント回路と、を含む。 - 特許庁

Configuration data is written in a general-purpose memory having a data bus width of 2 or more bytes, the outputs of the memory are collectively received in a latch circuit and output to the FPGA by byte.例文帳に追加

２バイト以上のデータバス幅を有する汎用メモリにコンフィギュレーションデータを書き込み、このメモリの出力を一括してラッチ回路に取り込み、バイト単位でＦＰＧＡに出力するようにした。 - 特許庁

A shift register 49, a latch circuit 50, a level shifter 51, a switch circuit 52 and a control section 6 apply the drive pulse of the drive signal COM selectively to a corresponding piezoelectric oscillator force group.例文帳に追加

また、シフトレジスタ４９、ラッチ回路５０、レベルシフタ５１、スイッチ回路５２、及び、制御部６は、駆動信号中ＣＯＭの駆動パルスを、対応する圧電振動子力群に対して選択的に印加する。 - 特許庁

The states of the driving waveform data signal DATA1 corresponding to rising edges of respective clock pulses in a clock signal CLK are successively latched by a latch circuit 35A, and a first driving waveform signal FIRE01 is generated.例文帳に追加

クロック信号CLKにおける各クロックパルスの立ち上がりエッジに対応する駆動波形データ信号DATA1の各状態をラッチ回路３５Ａが順次ラッチして、第１の駆動波形信号FIRE01を生成する。 - 特許庁

The delayed pulse production circuit 61 of the laser driving circuit 52 outputs the switching signal GS 2 for driving the semiconductor laser L when the waiting time lapses from the falling of the Latch signal LAT.例文帳に追加

また、レーザ駆動回路５２の遅延パルス生成回路６１は、ラッチ信号ＬＡＴの立ち下がりから待機時間経過すると半導体レーザＬを駆動させるための開閉信号ＧＳ２を出力する。 - 特許庁

A shift register, a latch circuit, a decoder, a level shifter and a switch circuit select a drive pulse appropriately from the drive signal COM and deliver the selected drive pulse to the piezoelectric oscillator in a corresponding recording lock.例文帳に追加

シフトレジスタ、ラッチ回路、デコーダ、レベルシフタ、及び、スイッチ回路は、駆動信号ＣＯＭの中から駆動パルスを適宜に選択し、この選択した駆動パルスを対応する記録ブロックの圧電振動子に供給する。 - 特許庁

Input of two buffer circuits constituting a latch circuit receive different voltage depending on capacity coupling effect of a ferroelectric capacitor or capacity division of the ferroelectric capacitor before connection of a power source.例文帳に追加

ラッチ回路を構成する２つのバッファ回路の入力は、電源の接続前に、強誘電体キャパシタの容量カップリング効果または強誘電体キャパシタの容量分割により異なる電圧を受ける。 - 特許庁

The data latch 36 fetches digital data corresponding to the unregulated voltage Vunreg outputted from the A/D converter 34 at the timing when the timing signal TS transits from the H level to the L level.例文帳に追加

データラッチ部３６は，タイミング信号ＴＳがＨレベルからＬレベルに遷移するタイミングで，Ａ／Ｄ変換器３４から出力される未調整電圧Ｖｕｎｒｅｇに応じたディジタルデータを取り込む。 - 特許庁

The alarm signal is generated from the output signal of the fourth comparator 35 and the output signal of a latch circuit 31 respectively at an AND gate 38 and is output to the alarm signal output terminal 19d.例文帳に追加

アンドゲート３８では、それぞれ第４のコンパレータ３５の出力信号とラッチ回路３１の出力信号からアラーム信号を生成してアラーム信号出力端子１９ｄに出力する。 - 特許庁

Till the input signals of the low-voltage electric source starts supply in response to the power-only setting signals PWR, a latch circuit 30 initializes the level shift circuit to fix its output OUT at a low levels.例文帳に追加

ラッチ回路３０は、パワーオンリセット信号ＰＷＲに応答して、低電圧源の入力信号が供給されるまでの間、レベルシフト回路を初期化し、その出力ＯＵＴをローレベルに固定する。 - 特許庁

To provide an interface circuit never propagating instability by the level fluctuation of a former stage FF which is particularly unstable among meta-stable states under a condition where a wrong latch of one clock is permitted.例文帳に追加

１クロック分の誤ラッチは許される条件におけるメタステーブル状態の中でも特に不安定な、前段ＦＦのレベル変動による不安定性を伝播させないインタフェース回路を提供する。 - 特許庁

The clock signal is counted by the zero cleared counter 34, a falling zero cross of a voltage waveform is detected by the second zero cross detecting circuit 30, and count data are latched by a sent latch signal.例文帳に追加

ゼロクリアされたカウンタ３４でクロック信号がカウントされ、第２のゼロクロス検出回路３０で電圧波形の立ち下がりゼロクロスを検出して送られるラッチ信号によって、カウントデータがラッチされる。 - 特許庁

The refresh arbiter signal will not become active, when the external address changes and the external access timing changes to active state, during the period that the address latch signal is active.例文帳に追加

リフレッシュアービタ信号は、アドレスラッチ信号がアクティブ状態である期間中に外部アドレスの変化が発生して外部アクセスタイミング信号がアクティブ状態に変化する場合にはアクティブ状態に変化しない。 - 特許庁

An optical fiber cord is connected to a connection connection hole on the reverse side of the connector panel 13 while the connector panel 13 is unlocked from a latch 16 and drawn to this side to be opened.例文帳に追加

コネクタパネル１３の裏側のコネクタ接続口へ光ファイバコードを接続する場合はコネクタパネル１３のラッチ１６のロックを解除し、手前に引いてコネクタパネル１３を開放した状態で行う。 - 特許庁