「LOGIC」に関連した英語例文の一覧と使い方(189ページ目) - Weblio英語例文検索

The electrosurgery generating device has a control system formed with the array of logic gates programmed so as to execute mathematical algorithm for controlling at least one parameter of output power, output voltage, and output current of output electrosurgery signals by a closed loop responding to detected values of output voltage and output current.例文帳に追加

電気外科発生装置は、出力電圧および出力電流の検知した値に応答して、閉ループで出力電気外科信号の出力電力、出力電圧または出力電流の少なくとも１つのパラメータを規制するために数学的アルゴリズムを実行するようにプログラムされた論理ゲートのアレイで形成された制御システムを有する。 - 特許庁

A second database creation section 1e creates a second database of the circuit 2b in the second hierarchy, which includes arrangement information of a cell and wiring information between cells in the circuit 2 to be designed, based on the hierarchical terminal code information file 4a created by the file creation section 1d and the logic connection information of the circuit 2b in the second hierarchy.例文帳に追加

第２のデータベース作成部１ｅは、ファイル作成部１ｄにより作成された階層端子コード情報ファイル４ａと、第２階層の回路２ｂの論理接続情報とに基づいて、設計対象回路２が有するセルの配置情報とセル間の配線情報を含む第２階層の回路２ｂの第２のデータベースを作成する。 - 特許庁

The voltage control circuit EOCTL has voltage input terminals 422, 423, and voltage output terminals 425, 425, and switches voltage VPCGH, VPCGL inputted from the boosting circuit 430 through the input terminals 422, 423 in accordance with a selection state (logic of PVPCG) of the nonvolatile memory cell to the voltage output terminals 425, 426 and outputs them.例文帳に追加

電圧制御回路ＥＯＣＴＬは、電圧入力端子４２２，４２３及び電圧出力端子４２５，４２６を有し、不揮発性メモリセルの選択状態（ＰＶＰＣＧの論理）に応じて、昇圧回路４３０から入力端子４２２，４２３を介して入力される電圧ＶＰＣＧＨ，ＶＰＣＧＬを、電圧出力端子４２５，４２６に切り換えて出力する。 - 特許庁

This address decoder includes a plurality of decoding units 13 constituted of combinational logic circuits, an inversion circuit 16 for inverting the outputs of the decoding units 13, and an AND circuit for obtaining a logical product of the output signal of one decoding unit 13 and the output signal of the other decoding unit 13 inverted by the inversion circuit 16.例文帳に追加

組み合わせ論理回路によって構成される複数のデコードユニット１３と、このデコードユニット１３の出力を反転させる反転回路１６と、一のデコードユニット１３の出力信号と、反転回路１６によって反転された他のデコードユニット１３の出力信号との論理積をとるＡＮＤ回路１４とをそなえるように構成する。 - 特許庁

In response to a request, the driver management part 220 transmits a list of associating-information stored in the data storage part 230 to clients 3000, and distribute a driver selected from the list to the clients 3000 so as to generate a logic printer of a device corresponding to the associating-information selected from the list on the individual client 3000.例文帳に追加

そして、要求に応じて、データ保管部２３０に保管された関連付け情報の一覧をクライアント３０００に送信して、前記一覧から選択された関連付け情報に対応するデバイスの論理プリンタをクライアント３０００上に作成するように、前記一覧から選択されたドライバをクライアント３０００に配信する。 - 特許庁

When a recall instruction is issued, a robot movement time calculation part 202 in a virtual tape device 101 calculates a movement time of a robot 208 which moves a physical tape on which a logic volume to be recalled is recorded from a cell 110 to a drive 109 in a tape library device 102 for each of the physical tapes on which the logical volumes to be recalled are present.例文帳に追加

リコール指示の発生時、仮想テープ装置１０１内のロボット移動時間算出部２０２は、リコール対象論理ボリュームが存在する物理テープごとに、テープライブラリ装置１０２内で、リコール対象論理ボリュームが記録される物理テープをセル１１０からドライブ１０９まで移動するロボット２０８の移動時間を算出する。 - 特許庁

To provide a flow rate measurement device which discriminates an appliance by a correlation coefficient between an instantaneous flow rate output from a flow rate measurement means and a registered flow rate, determines the variation, and substitutes a numerical value for a flow rate pattern, and which has thereby high versatility of discrimination logic and can discriminate and cope with any appliance.例文帳に追加

流量計測手段から出力される瞬時流量と登録流量の相関係数により器具を判別するものであり、の変化を判定するものであり、流量パターンを数値に置き換えてしますので、判別のロジックに汎用性が高くどのような器具に対しても器具の判別対応が可能となる流量計測装置である。 - 特許庁

If the current comparison signal Icmp is asserted during a period when the voltage comparison signal Vcmp is asserted, a logic unit 20 sets a control signal Spfm to a second level at which the switching transistor M1 is turned off, and sets the control signal Spfm to a first level at which the switching transistor M1 is turned on after the lapse of a predetermined off time Toff.例文帳に追加

ロジック部２０は、電圧比較信号Ｖｃｍｐがアサートされる期間中、電流比較信号Ｉｃｍｐがアサートされると、制御信号ＳｐｆｍをスイッチングトランジスタＭ１がオフする第２レベルにセットし、所定のオフ時間Ｔｏｆｆの経過後に、制御信号ＳｐｆｍをスイッチングトランジスタＭ１がオンする第１レベルにセットする。 - 特許庁

The element substrate includes: a connection state output circuit for outputting a signal corresponding to a connection state of an input terminal of the logic power source or connection state of each input terminal of a recording signal, a clock signal, a drive signal and a latch signal; and a connection state output detector for outputting an output signal from the connection state output circuit.例文帳に追加

ロジック電源入力端子の接続状態、或いは記録信号、クロック信号、駆動信号、ラッチ信号の各入力端子の接続状態に応じた信号を出力する接続状態出力回路と、該接続状態出力回路からの出力信号を出力する接続状態出力探知とを有する素子基板。 - 特許庁

A logic gate receives the output signal of the edge detecting circuit 61 and an enable signal indicating an in-use state of the double edge trigger type flip-flop circuit to output a signal following up the output signal of the edge detecting circuit 61 in a period wherein the enable signal is significant and to output a signal having an insignificant level in a period wherein the enable signal is insignificant.例文帳に追加

論理ゲートは、エッジ検出回路６１の出力信号と、ダブルエッジトリガ型フリップフロップ回路の使用状態を示すイネーブル信号とを受け、イネーブル信号が有意な期間、エッジ検出回路６１の出力信号に追従する信号を出力し、イネーブル信号が非有意な期間、非有意なレベルの信号を出力する。 - 特許庁

The analog/digital conversion circuit as an embodiment of the present invention can be made small in area and power consumption by connecting output terminals of a plurality of stages of amplification sections and reducing offset variance by performing averaging processing by majority-logic operation in a stage where conversion to a binary signal is performed.例文帳に追加

本実施形態に係るアナログ／デジタル変換回路によれば、複数段の増幅部の各段において出力端子同士を平均化用抵抗素子により接続するとともに、２値信号に変換された段階で多数決論理演算による平均化処理を行うことによりオフセットばらつきを低減し、回路の小面積化と低消費電力化を実現できる。 - 特許庁

Specifically, the device, that is, control equipment 46, based on the initial charged amount of energy in a battery 14, power energy supplied to the battery 14, and discharging efficiency of the battery 14, dynamically calculates the used amount of energy, in this way, control logic of the whole energy can be executed, accurate operation analysis and/or simulation can be executed.例文帳に追加

具体的には、装置つまり制御器46が、バッテリー14内の初期充電量、バッテリー14に供給される電力量及びバッテリー14の放電効率に基いて、利用されるエネルギー量を動的に計算し、それにより、全体的なエネルギーの管理ロジックが実行されるのを可能とし、正確な動作解析及び／又はシミュレーションが実行されるのを可能とする。 - 特許庁

The method includes the step of setting the first input of each full adder circuit to the same fixed value, the step of connecting each respective input bit of the set number of input bits to the second input of a respective one of the full adder circuits, and the step of using the output of the carry chain of the array of the full adder circuits as the result of the logic function.例文帳に追加

前記方法は、前記全加算回路のそれぞれの第１の入力を同じ固定値に設定する工程と、前記所定の数の入力ビットをそれぞれ前記全加算回路の第２の入力に接続する工程と、前記全加算回路のアレイからなる桁上げチェーンの出力を前記論理関数の結果として用いる工程とを備える。 - 特許庁

One end of a power source line for each memory cell arranged in the direction of row of a memory cell group arranged in a matrix state is connected to two first and second power source supply ends each independent of the other through two switching means on-off-controlled by inverse logic based on a test mode switching signal for switching a test mode or a normal mode.例文帳に追加

マトリックス状に配置されたメモリセル群の行方向に配列された各々のメモリセル用電源線の一端は、テストモードと通常モードを切り替えるためのテストモード切替信号に基づき互いに反転論理でオン／オフ制御される２つのスイッチング手段を介してそれぞれ独立した２つの第１と第２の電源供給端に接続する。 - 特許庁

The PWM signal generating circuit optionally changes both a cycle and a logic "H" hour of the PWM signal to be outputted at 1/2 time intervals of a clock cycle to enhance the resolution of the PWM signal in a wide duty range, thereby carrying out the fine control of the output power in a wide output power range.例文帳に追加

ＰＷＭ信号生成回路は、出力するＰＷＭ信号の、周期と論理“Ｈ”時間の両方を、クロック周期の１／２の時間間隔で任意に変化させ、ＰＷＭ信号の分解能を広いデューティ範囲において向上し、広い出力電力範囲において出力電力を細かく制御した電源装置を提供する。 - 特許庁

A mixed LSI40 comprises an FeRAM cell array 44, a cell operation circuit part 45, which provided in the peripheral region of the FeRAM cell array, comprises at least a sense amplifier circuit and a decoder circuit, and a logic part 42 which performs a prescribed calculation and input/output processings, in cooperation with the FeRAM cell array and cell operation circuit part.例文帳に追加

本混載ＬＳＩ４０は、ＦｅＲＡＭセルアレイ４４と、ＦｅＲＡＭセルアレイの周辺領域に設けられ、少なくともセンスアンプ回路及びデコーダ回路を備えたセル動作回路部４５と、ＦｅＲＡＭセルアレイ及びセル動作回路部と協動して所定の演算処理及び入出力処理を行うロジック部４２とを混載した、混載ＬＳＩ半導体装置である。 - 特許庁

A CMOS array and a digital logic are produced in the same integrated circuit by using the same processing technology, and a relatively inexpensive high-speed circuit 34 is used to digitally filter a pixel data stream, and a pixel whose value is on the outside of a range prescribed by adjacent pixels and deviations from adjacent pixels are larger than a threshold (t) is discriminated.例文帳に追加

ＣＭＯＳアレーとディジタル論理とを同じ処理テクノロジを使用して同じ集積回路に製造し、比較的安価で高速の回路（３４）を用いて、画素データストリームをディジタル的にフィルタリングし、値が隣接する画素（５０，５４）によって規定される範囲外にあり、隣接する画素からのずれが閾値（ｔ）より大きい画素（５２）を識別する。 - 特許庁

The semiconductor integrated circuit has a multilayered structure, and comprises a switch block for switching among a plurality of signal lines by means of transistors which are formed in a plurality of number, in each of a plurality of semiconductor layers; and logic blocks which are formed in a plurality in each of the plurality of semiconductor layers and are connected to the plurality of signals lines, respectively.例文帳に追加

多層構造で構成される半導体集積回路であって、複数の半導体層にそれぞれ形成された複数のトランジスタによって、複数の信号線の間をそれぞれスイッチングするスイッチブロックと、複数の半導体層のそれぞれに形成され、複数の信号線のそれぞれに接続された複数の論理ブロックとを備える。 - 特許庁

The level shift portion (201) includes an output node (ITX), whose logical level is determined in timing slower than the assertion timing of the enable signal, and the output portion (202) includes active elements (Q11, Q13) that determine the output logic of the output portion, in a state where the enable signal is asserted, according to the logical level of the output node.例文帳に追加

上記レベルシフト部（２０１）は、上記イネーブル信号のアサートタイミングよりも遅いタイミングで論理レベルが確定される出力ノード（ＩＴＸ）を含み、上記出力部（２０２）は、上記イネーブル信号がアサートされた状態で、上記出力ノードの論理レベルに応じて上記出力部の出力論理を確定するための能動素子（Ｑ１１，Ｑ１３）を含む。 - 特許庁

When generating a data file expressing the ROM module up to a logic level while using a hardware description language, the information of bit data stored in the memory cell of the ROM module is stored in a file different from the data file of the module and in the form referring to the subordinate data file recorded with these bit data, the data file of the ROM module is generated.例文帳に追加

ＲＯＭモジュールをハードウェア記述言語を用いて論理レベルまで表したデータファイルを生成する際に、ＲＯＭモジュールの記憶セルに記憶されるビットデータの情報をモジュールのデータファイルとは別のファイルに格納し、このビットデータが記録された副データファイルを参照する形式でＲＯＭモジュールのデータファイルを生成する。 - 特許庁

In some embodiments, a chip includes sampling circuitry to produce oversampled data from a received signal, and logic to determine which of the oversampled data are to be part of different unit intervals, wherein some of the unit intervals have a number of oversampled data that is different from a number of oversampled data typically included in the unit intervals.例文帳に追加

一部の実施形態では、チップは、受信信号からオーバーサンプルされたデータを生成するためのサンプリング回路と、オーバーサンプルデータのうちのいずれを異なるユニットインターバルの一部分にすべきかを決定するためのロジックとを含み、ユニットインターバルの一部は、ユニットインターバルに通常含まれるオーバーサンプルデータの数とは異なる数のオーバーサンプルデータを有する。 - 特許庁

A software part storing section 110 stores plural software parts 30, each of which includes a set of a GUI part 10 that displays a piece of predetermined display information on a display device and a logic flow 20 prescribing execution order of a series of programs which is executed when a piece of display information for displaying the GUI part 10 is operated.例文帳に追加

ソフトウェア部品記憶部１１０は、表示装置に所定の表示情報を表示するＧＵＩ部品１０と、ＧＵＩ部品１０が表示する表示情報が操作された場合に動作する一連のプログラムの実行順序が規定されたロジックフロー２０との組を１つのソフトウェア部品３０として、複数のソフトウェア部品３０を記憶する。 - 特許庁

A system-on-chip integrated circuit 10 includes a configurable logic array 15, a processor 11, and memories 13, 14 suitable for storing instructions for a mission function and instructions for a configuration loading function to be used for loading configuration data to a nonvolatile configuration memory in the integrated circuit from an external source via an input port in the integrated circuit.例文帳に追加

システムオンチップ集積回路１０は、設定可能ロジックアレイ１５と、プロセッサ１１と、ミッション機能用の命令、外部ソースから集積回路上の入力ポートを介して集積回路上の不揮発性設定メモリへ設定データをロードするのに用いる設定ロード機能用の命令の格納に適合したメモリ１３，１４とを備える。 - 特許庁

In the sensor control circuit, a waveform shaping part for shaping a loop oscillation signal into a pulse waveform and generating the clock signal (CLK) is loaded between a sensor driving part and a logic part, without loading the exclusive OSC (oscillation circuit) for generating the clock signal, and a boosting part for supplying a high-voltage power source (VPPH) for EEPROM rewriting is added.例文帳に追加

センサ制御回路において、クロック信号を生成するための専用のＯＳＣ（発振回路）部を搭載せず、センサ駆動部とロジック部の間に、ループ発振信号をパルス波形に整形してクロック信号（ＣＬＫ）を生成する波形整形部を搭載し、更に、ＥＥＰＲＯＭ書き換え用の高圧電源（ＶＰＰＨ）供給のために昇圧部が追加されている。 - 特許庁

In this case, when a control circuit (not shown) sets a switch control signal with a first logic level combination to control terminals 11, 12 and 51, 52, the first RF signal is outputted from an output terminal 40 via the semiconductor switches of the first set, while the second RF signal is connected to ground and the second path is disconnected from the output terminal.例文帳に追加

この場合、不図示の制御回路が第１の論理レベルの組合せのスイッチ制御信号を制御端子１１，１２；５１，５２に設定すると、第１の組の半導体スイッチを経由して第１のＲＦ信号が出力端子４０から出力される一方、第２のＲＦ信号はグランドに落とされるとともに第２の経路が出力端子から切り離される。 - 特許庁

An input optical signal with a first wavelength is given to one terminal of the optical limiter amplifier 109, an inverted signal with a second wavelength resulting from inverting a logic code of the input optical signal is given to the other terminal of the optical limiter amplifier 109, and the optical signal with the first wavelength having prescribed luminous intensity is outputted from the other terminal of the optical limiter amplifier 109.例文帳に追加

光リミッタアンプ１０９の一端に第１波長の入力光信号を入力し、光リミッタアンプ１０９の他端に、入力光信号の論理符号を反転した第２波長の反転信号を入力し、光リミッタアンプ１０９の他端から所定の光強度の第１波長の光信号を出力する。 - 特許庁

A communication device according to the invention is a communication device 1 that communicates a binary signal by use of a first frequency FL and a second frequency FH, and comprises a signal generation unit for detecting the number of edges of an input signal rxd changing during a constant determination period JT and generating the logic of an output signal sig.例文帳に追加

本発明の通信装置は、第１の周波数ＦＬと第２の周波数ＦＨとを用いて二値の信号を通信する通信装置１であって、一定の判定周期ＪＴの間に変化する入力信号ｒｘｄのエッジ数を検出して、出力信号ｓｉｇの論理を生成する信号生成部を備えている。 - 特許庁

In a data processor 5 made into ASIC having a CPU 11, a RAM 12, user logic circuits 13a and 13b, a memory test circuit 14 and a ROM 15, a bus 29 connecting these components is provided with a bus separator 28 and a portion 29b connecting the RAM 12 and the memory test circuit 14 is separated from another portion 29a.例文帳に追加

ＣＰＵ１１と、ＲＡＭ１２と、ユーザロジック回路１３ａおよび１３ｂと、メモリテスト回路１４と、ＲＯＭ１５とを有するＡＳＩＣ化されたデータ処理装置５において、これらを接続するバス２９にバスセパレータ２８を設けてＲＡＭ１２とメモリテスト回路１４とを接続する部分２９ｂを他の部分２９ａから切り離す。 - 特許庁

The level conversion circuit is provided with a P-channel latch consisting of common gate P-channel MOSFETs 100, 101 and N-channel MOSFETs 102, 103 that receive complementary signals 10A, 10B from a logic circuit and of P-channel MOSFETs 104, 105 and with an N-channel latch consisting of N-channel MOSFETs 106, 107.例文帳に追加

レベル変換回路は、論理回路からの相補信号１０Ａ，１０Ｂを入力するそれぞれゲート接地形のｐチャネルＭＯＳＦＥＴ１００，１０１及びｎチャネルＭＯＳＦＥＴ１０２，１０３と、ｐチャネルＭＯＳＦＥＴ１０４，１０５からなるｐチャネル交差ラッチと、ｎチャネルＭＯＳＦＥＴ１０６，１０７からなるｎチャネル交差ラッチとからなる。 - 特許庁

An equipment management service providing system 10 for providing equipment management service to a network device of a customer through an IP network 40 is provided with an access control means for permitting update of only personally managed information for each job about the equipment management and security classified as a logic system for each function assembly in advance and for permitting reference to all.例文帳に追加

ＩＰ網４０を介して顧客のネットワーク機器の設備管理サービスを提供する設備管理サービス提供システム１０であって、予め機能集合体毎に論理システムとして分類された設備管理とセキュリティに関する業務毎、自らが管理する情報のみ更新を許可し、全てに参照を許可するアクセス制御手段を備える。 - 特許庁

In the case an input signal corresponding to an analysis object instruction included in input-output instruction information A2 is given to an RT level mode A1 in an operation start state to change the input signal, the RT level model A1 is analyzed until the RT level model A1 becomes an operation end state to extract the operation of the logic circuit block (processing B4).例文帳に追加

そして、入出力命令情報Ａ２に含まれる解析対象命令に対応する入力信号を動作開始状態にあるＲＴレベルモデルＡ１に与え、入力信号を変化させた場合、ＲＴレベルモデルＡ１が動作終了状態になるまで、ＲＴレベルモデルＡ１を解析して論理回路ブロックの動作を抽出する（処理Ｂ４）。 - 特許庁

An LCD driver IC chip 10 (a liquid crystal display driving device) comprises an internal semiconductor element circuit configured so that a data input circuit 11 RAM(Random Access Memory) 12 as a storage part, a logic circuit 13 as a data processing part, an output circuit 14 for outputting a signal including a latch circuit, etc., are correlated with each other.例文帳に追加

ＬＣＤドライバ（液晶表示駆動装置）ＩＣチップ１０は、データが入力される入力回路１１、記憶部としてのＲＡＭ（Random Access Memory）１２、データ処理部としてのロジック回路１３、及びラッチ回路を含み信号出力をする出力回路１４等が相関するように構成された内部の半導体素子回路を有している。 - 特許庁

To provide a computer readable medium containing instructions to execute a method for an intermediary, such as a controller, to interact between the interface of an older application and a newly programmed UI in order to take advantage of existing transactional logic while still allowing a user to interface with a new UI; a system; and a method.例文帳に追加

ユーザが新しいＵＩと相互作用することを可能にしながら既存のトランザクショナルロジックを利用するためにより古いアプリケーションのインターフェイスと新たにプログラムされたＵＩとの間を相互作用するために、コントローラなどのインターミディアリの方法を実行する命令を含んだコンピュータ読取可能記憶、システム及び方法を提供する。 - 特許庁

If flip-flops separated at a predetermined distance or more are existed in the case of constituting a scanning shift register by connecting flip-flops FF1 to FFi+1 for constituting a logic circuit, a transit flip-flop FFd is disposed between the flip-flops, and the flip-flops are connected therebetween via the transit flip-flop.例文帳に追加

論理回路を構成するフリップフロップ回路を接続してスキャン用シフトレジスタを構成する際に、所定の距離以上離れているフリップフロップ回路が存在した場合には、そのフリップフロップ回路間に中継用のフリップフロップ回路（ＦＦｄ）を配置して、この中継用フリップフロップ回路を介してフリップフロップ回路間を接続させるようにした。 - 特許庁

Under a state that a storage management server 60 manages the configuration information 1 on the respective storage devices 100A, 100B and 110, on the basis of each of the configuration information 1, configuration information 1A and 1B of a transition origin is converted into information necessary for setting a logic partition configuration of the storage device 110 with a logical partition function of a transition destination.例文帳に追加

ストレージ管理サーバ６０で、各ストレージ装置１００Ａ，１００Ｂ，１１０の構成情報１を管理している状態で、その各構成情報１をもとに、移行元の構成情報１Ａ，１Ｂを移行先の論理パーティション機能を有するストレージ装置１１０の論理パーティション構成を設定するために必要な情報に変換する。 - 特許庁

The flow rate measuring device 1 includes a flow rate detection sensor 3, a computing means 6 for calculating differential values of any flow rate value output from the flow rate detection sensor 3, memory 7, a first profile retriever 8 for discriminating devices, and a second profile retriever 17 for re-discriminating devices by another discrimination logic if any device could not be discriminated.例文帳に追加

流量検出センサー３と、流量検出センサー３から出力される流量値の微分値を求める演算手段６と、メモリー７と、器具の判別を行う第１プロファイル検索器８と、器具判別ができなかったときに別の判別ロジックで器具を再判別する第２プロファイル検索器１７を備えた流量計測装置１としてある。 - 特許庁

A PWM generating circuit 1 is provided with: a PWM duty setting unit 2; a pulse duration modulation circuit 3; a dead time addition circuit 4; an output logic selection circuit 5; a PWM period setting resistor MDPRD; a U phase PWM duty resistor CMPU; a V phase PWM duty resistor CMPV; and a W phase PWM duty resistor CMPW.例文帳に追加

ＰＷＭ生成回路１には、ＰＷＭデューティ設定部２、パルス幅変調回路３、デッドタイム付加回路４、出力論理選択回路５、ＰＷＭ周期設定レジスタＭＤＰＲＤ、Ｕ相ＰＷＭデューティレジスタＣＭＰＵ、 Ｖ相ＰＷＭデューティレジスタＣＭＰＶ、及びＷ相ＰＷＭデューティレジスタＣＭＰＷが設けられている。 - 特許庁

To solve a problem that data coherency technology and mechanism for confirming coherency of data regarding both of a vector instruction and a scaler instruction become necessary and it is necessary for minimization of software costs and it is realized using the minimum circuit structure regarding fuzzy logic, a neutral network and other parallel array compatible application.例文帳に追加

ファジー論理，ニューラル・ネットワークやその他の並行なアレイ準拠アプリケーションに関しては、ベクタ命令およびスケーラ命令の両方に関してデータのコヒーレンシを確認するデータ・コヒーレンシ技術およびメカニズムが必要になり、それにはソフトウェア経費が最小限で済み、最小限の回路構成を用いて実現できることが必要とされる。 - 特許庁

A control part 20 of a receiver A receives the same data prescribed times, measures electric field intensity at the time when the data is received (measuring means), selects data to be decoded among pieces of data transmitted prescribed times (selecting means) based on the measured electric field intensity, and decodes the data based on majority logic decoding.例文帳に追加

受信機Ａの制御部２０が，同一のデータを所定の回数受信し，該データを受信したときの電界強度を測定し（測定手段），該測定された電界強度に基づいて，上記所定の回数送信されたデータの中から復号化するデータを選択して（選択手段）多数決論理復号に基づいて上記データを復号化する。 - 特許庁

The semiconductor integrated circuit comprises validating/ invalidating means (AND gates 54, 53, 64, 53) for validating or invalidating inputs/outputs of a plurality of external functional blocks 5, 6 contained in the system LSI7, and a nanovolatile memory 8 as a switching means to control the validating/invalidating means in response to its logic contents 81, 82 to validate or invalidate the blocks 5, 6.例文帳に追加

システムＬＳＩ７に内蔵した複数の外部機能ブロック５，６の入力、出力を有効または無効にする有効無効化手段（ＡＮＤゲート５４，５３，６４，６３）をもち、不揮発性メモリ８を切替手段として、その論理内容８１，８２に応じて有効無効化手段を制御し、外部機能ブロック５，６有効または無効にする。 - 特許庁

In this device, a storage area is divided to an area where read, write and delete of data are executable and an area where only the read is executable, and information for making a USB mass storage class driver possessed by a host recognize these areas as areas corresponding to logic unit numbers defined in the SCSI command set of the USB mass-storage class driver is retained.例文帳に追加

記憶領域を、データの読み出し、書き込み及び削除を実行可能な領域と読み出しのみ実行可能な領域とに分け、これらの領域を、ホストが有するＵＳＢマスストレージクラスドライバのＳＣＳＩコマンドセットに定義された論理ユニット番号に対応する領域として、ＵＳＢマスストレージクラスドライバに認識させるための情報を保持する。 - 特許庁

The flash memory system comprises a zone composed of a plurality of blocks inside the flash memory; an allocation managing function for managing the relationship with the logic block address space of a host system allocated to the zone; an access control function for controlling accesses to the zone; and a zone forming function for forming the zone in such a way that the plurality of blocks belonging to the zone exist.例文帳に追加

フラッシュメモリ内の複数ブロックで構成されたゾーンと、該ゾーンに割当てられるホストシステム側の論理ブロックアドレス空間との関係を管理する割当管理機能と、前記ゾーンに対するアクセスを制御するアクセス制御機能と、複数の前記ゾーンに属するブロックが存在するように前記ゾーンを構成するゾーン構成機能を備える。 - 特許庁

In this radio device of a configuration in which an antenna unit 101 is connected to the radio device body 102 with a coaxial cable 118, the logic part 109 of the main body 102 detects the communication quality of the received signal, and the data of the detected communication quality is transmitted to the antenna unit 101 through a modulating part 110, a BPF 111a and the cable 118.例文帳に追加

アンテナユニット１０１と無線装置本体１０２とを同軸ケーブル１１８で接続した構成の無線装置において、無線装置本体１０２のロジック部１０９が、受信信号の通信品質を検出し、検出された通信品質のデータを、変調部１１０、ＢＰＦ１１１ａ、同軸ケーブル１１８を介してアンテナユニット１０１へ送信する。 - 特許庁

This one-chip microcomputer 10 is provided with a starting register 18 for starting test operation for an incorporation self-checking function, and an incorporation self-check starting pattern generator 19 for setting an initial value to a test control circuit (a pseudo random number generator 14, a logic circuit checking compressor 15, a pattern generator 16 and a memory checking compressor 17).例文帳に追加

１チップマイクロコンピュータ１０は、組み込み自己検査機能のために、テスト動作を起動する起動レジスタ１８と、テスト制御回路（疑似乱数発生器１４、論理回路検査用圧縮器１５、パターン発生器１６、メモリ検査用圧縮器１７）に初期値を設定する組み込み自己検査起動パターン発生器１９とを備えている。 - 特許庁

The data decoder comprises correction bit location detecting sections 18, 19 which output a correction bit location designating signal, based the level of the RF signal at the time of the binary level determination that is stored in the RF signal level storage section 20 and a bit data inversion correction section 15 which inverts a logic level of a bit location designated, based on the correction bit location designating signals.例文帳に追加

ＲＦ信号レベル記憶部２０に記憶されている２値レベル判定時のＲＦ信号のレベルに基づいて補正ビット位置指定信号を出力する補正ビット位置検出部１８，１９と、補正ビット位置指定信号に基づいて指定されたビットの位置の論理レベルを反転させるビットデータ反転補正部１５とを備える。 - 特許庁